ZHCU108B June 2015 – March 2025
4.3.2.3 ADS8354 转换数据读取
如 表 4-3 中所述，该器件为用户提供了四种不同的接口模式。这些模式也适用于读取转换结果。借助这些模式，可实现灵活的硬件连接和固件编程。在 32-CLK 接口模式下，器件使用内部时钟转换模拟采样信号。转换在前 16 个 SCLK 周期完成，然后在后续 SCLK 下降沿读取转换结果。该系列的所有器件（即 ADS8354，ADS7854 和 ADS7254）均支持 32-CLK 接口模式。除 32-CLK 接口模式外，ADS7854 和 ADS7254 还支持 16-CLK 接口模式。通过使用
16-CLK 接口模式，在低得多的 SCLK 速度下也能够实现相同的数据吞吐量。
F28069M Piccolo MCU 中的示例固件以 32-CLK 单 SDO 模式初始化 ADS8354。
在 32 位时钟单 SDO 模式下，可以仅使用一个 SDO 引脚 (SDO_A) 读取两个 ADC（ADC_A 和 ADC_B）的转换结果。SDO_B 保持为三态，可将其视作未连接 (NC) 引脚。图 4-13 显示了这种模式下的详细时序图。
图 4-13 32-CLK 单 SDO 模式时序图CS 下降沿会使串行数据总线脱离三态，并且还会在 SDO_A 引脚上输出 0。该器件在转换时间 (tCONV) 内对采样的模拟输入进行转换。在此期间，SDO_A 读取到的数值为 0。转换过程完成后，采样保持电路会重新回到采样模式。在第 16 个 SCLK 下降沿时，器件会在 SDO_A 引脚上输出 ADC_A 的 MSB。后续 SCLK 下降沿用于依次将 ADC_A 的转换结果以及 ADC_B 的转换结果从 SDO_A 引脚上移出。此模式下，必须至少提供 48 个 SCLK 下降沿，才能验证读写帧的有效性。CS 上升沿会结束该帧，并将串行总线置于三态。
有关更多详细信息，请参阅 ADSxx54 数据表。