ZHCSXK9A December   2024  – December 2024 BQ41Z90

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能：
  6. 5 引脚等效图
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电源电流
    6. 6.6  电源选择器
    7. 6.7  电流唤醒检测器
    8. 6.8  通用输入/输出
    9. 6.9  辅助 REGOUT LDO
    10. 6.10 LD 引脚
    11. 6.11 货架计时器
    12. 6.12 电芯均衡
    13. 6.13 基于比较器的检测 (SCOMP)
    14. 6.14 SCOMP 时序要求
    15. 6.15 SCD 比较器
    16. 6.16 高侧 NFET 驱动器（CHG 和 DSG 以及 PCHG 和 PDSG）
    17. 6.17 FUSE 引脚
    18. 6.18 闪存存储器
    19. 6.19 接口 I/O
    20. 6.20 I2C 接口时序
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 器件功能模式
        1. 7.3.1.1 模拟前端 (AFE)
        2. 7.3.1.2 电源管理
          1. 7.3.1.2.1 功耗模式块配置
          2. 7.3.1.2.2 电源控制
            1. 7.3.1.2.2.1 HIBERNATE 模式
            2. 7.3.1.2.2.2 SHUTDOWN 模式
            3. 7.3.1.2.2.3 SHELF 模式
            4. 7.3.1.2.2.4 唤醒功能
          3. 7.3.1.2.3 电源管理单元
            1. 7.3.1.2.3.1 PMU 概述
          4. 7.3.1.2.4 热关断
          5. 7.3.1.2.5 低压降稳压器 (LDO)
            1. 7.3.1.2.5.1 REG18
            2. 7.3.1.2.5.2 REG135
            3. 7.3.1.2.5.3 REGIO
            4. 7.3.1.2.5.4 REGOUT
        3. 7.3.1.3 复位管理
          1. 7.3.1.3.1 RST_SD 引脚运行
          2. 7.3.1.3.2 AFE 看门狗
        4. 7.3.1.4 诊断功能
        5. 7.3.1.5 内部振荡器
          1. 7.3.1.5.1 低频振荡器 (LFO)
          2. 7.3.1.5.2 高频振荡器 (HFO)
          3. 7.3.1.5.3 低功耗振荡器 (LPO)
      2. 7.3.2 温度测量
        1. 7.3.2.1 外部温度测量支持
        2. 7.3.2.2 内部温度传感器
      3. 7.3.3 随机电芯连接支持
        1. 7.3.3.1 电芯与互连的 VC 引脚使用
        2. 7.3.3.2 未使用的引脚
      4. 7.3.4 电芯均衡支持
        1. 7.3.4.1 开路检测
      5. 7.3.5 保护和充电控制输出
        1. 7.3.5.1 高侧 NFET 驱动器
        2. 7.3.5.2 预充电和预放电模式
        3. 7.3.5.3 FET 配置
        4. 7.3.5.4 CFETOFF、DFETOFF 引脚功能
        5. 7.3.5.5 DDSG 和 DCHG 引脚运行
        6. 7.3.5.6 硬件故障检测（SCOMP 和 SCD）
        7. 7.3.5.7 FET UVLO 保护
        8. 7.3.5.8 保险丝驱动
      6. 7.3.6 负载检测功能
      7. 7.3.7 MCU 外设
        1. 7.3.7.1 通用和特殊功能 I/O
          1. 7.3.7.1.1 低压 RAx I/O
          2. 7.3.7.1.2 低压 RCx I/O
          3. 7.3.7.1.3 恒定电流阱 I/O
        2. 7.3.7.2 通信接口
          1. 7.3.7.2.1 I2C 接口
          2. 7.3.7.2.2 SMBus 接口
        3. 7.3.7.3 身份验证支持
          1. 7.3.7.3.1 ECC 身份验证
          2. 7.3.7.3.2 SHA-1 支持
          3. 7.3.7.3.3 SHA-2 支持
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 第三方产品免责声明
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PVP|64
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.20 I2C 接口时序

所述典型值的条件是 TA = 25°C 且 VBAT = 59.2 V，最小值/最大值的条件是 TA = -40°C 至 105°C 且 VBAT = 5 V 至 80 V（除非另有说明）
参数测试条件最小值标称值最大值单位
I2C 100kHz
fSCL时钟频率100kHz
tHD:STASTART 条件保持时间4µs
tLOWSCL 时钟的低电平周期4.7µs
tHIGHSCL 时钟的高电平周期4µs
tSU:STA重复启动的建立时间4.7µs
tHD:DAT数据输入保持时间0µs
tSU:DAT数据输入建立时间250ns
数据输出建立时间250ns
tr(2)SDA 和 SCL 上升时间VREGIO 的 30% 至 70%1000ns
tF(2)SDA 和 SCL 下降时间VREGIO 的 30% 至 70%300ns
tSU:STO停止条件建立时间4µs
tBUFSTOP 和 START 之间的总线空闲时间4.7µs
tVD:DAT(1)(3)(4)数据有效时间3.45µs
tVD:ACK(1)(3)(4)数据有效确认时间3.45µs
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x10.5s
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x21s
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x42s
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x73.5s
CD每个总线的容性负载400pF
I2C 400kHz
fSCL时钟频率400kHz
tHD:STASTART 条件保持时间0.6µs
tLOWSCL 时钟的低电平周期1.3µs
tHIGHSCL 时钟的高电平周期0.6µs
tSU:STA重复启动的建立时间0.6µs
tHD:DAT数据输入保持时间0µs
tSU:DAT数据输入建立时间100ns
数据输出建立时间100ns
tr(2)SDA 和 SCL 上升时间VREGIO 的 30% 至 70%20300ns
tF(2)SDA 和 SCL 下降时间VREGIO 的 30% 至 70%20 * (VREGIO/5.5)300ns
tSU:STO停止条件建立时间0.6µs
tBUFSTOP 和 START 之间的总线空闲时间1.3µs
tVD:DAT(1)(2)(3)数据有效时间0.9µs
tVD:ACK(1)(2)(3)数据有效确认时间0.9µs
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x10.5s
BUSLOWCNT = 0x21s
BUSLOWCNT = 0x42s
BUSLOWCNT = 0x73.5s
CD每个总线的容性负载400pF
I2C 1MHz
fSCL时钟频率1000kHz
tHD:STASTART 条件保持时间0.26µs
tLOWSCL 时钟的低电平周期0.5µs
tHIGHSCL 时钟的高电平周期0.26µs
tSU:STA重复启动的建立时间0.26µs
tHD:DAT数据输入保持时间0µs
tSU:DAT数据输入建立时间50ns
数据输出建立时间50ns
tr(2)SDA 和 SCL 上升时间VREGIO 的 30% 至 70%120ns
tF(2)SDA 和 SCL 下降时间VREGIO 的 30% 至 70%20 * (VREGIO/5.5)120ns
tSU:STO停止条件建立时间0.26µs
tBUFSTOP 和 START 之间的总线空闲时间0.5µs
tVD:DAT(1)(2)(3)数据有效时间0.45µs
tVD:ACK(1)(2)(3)数据有效确认时间0.45µs
tBUSLOW器件的最大 SCL/SDA 低电平 (BUSLOW) 信号检测时间BUSLOWCNT = 0x10.5s
BUSLOWCNT = 0x21s
BUSLOWCNT = 0x42s
BUSLOWCNT = 0x73.5s
CD每个总线的容性负载100pF
(1) 仅当器件不延长 SCL 信号的低电平周期 (tLOW) 时才必须满足该最大值。
(2) VREGIO 可以是 1.8V 或 3.3V，具体取决于 OTP 选择。
(3) tVD;DAT = 数据信号从 SCL 低电平到 SDA 输出（高电平或低电平，取决于哪个更差）的时间。
(4) tVD;ACK = 确认信号从 SCL 低电平到 SDA 输出（高电平或低电平，取决于哪个更差）的时间。