ZHCSYH1A June 2025 – December 2025 AFE10004-EP
PRODUCTION DATA
| 最小值 | 标称值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|
| I2C 时序要求 | |||||
| f(SCL) | I2C 时钟频率 | 10 | 400 | kHz | |
| t(LOW) | SCL 时钟低电平周期 | 1.3 | µs | ||
| t(HIGH) | SCL 时钟高电平周期 | 0.6 | µs | ||
| t(HDSTA) | 重复启动条件后的保持时间。 在此周期后,生成第一个时钟 |
0.6 | µs | ||
| t(SUSTA) | 重复启动条件建立时间 | 0.6 | µs | ||
| t(SUSTO) | 停止条件建立时间 | 0.6 | µs | ||
| t(BUF) | 停止条件和启动条件之间的总线空闲时间 | 1.3 | µs | ||
| t(SUDAT) | 数据设置时间 | 100 | ns | ||
| t(HDDAT) | 数据保持时间 | 0 | 900 | ns | |
| tF,SDA | 数据下降时间 | 20 | 300 | ns | |
| tF,SCL | 时钟下降时间 | 300 | ns | ||
| tR,SCL | 时钟上升时间 | 300 | ns | ||
| tR,SCL100 | SCL ≤ 100kHz 时的上升时间 | 1000 | ns | ||
| SCL 和 SDA 超时 | 20 | 30 | ms | ||
| SPI 时序要求,VIO = 2.7V 至 3.6V | |||||
| f(SCLK) | SPI 时钟频率 | 20 | MHz | ||
| t(SCLKLOW) | 时钟高电平时间 | 20 | ns | ||
| t(SCLKHIGH) | 时钟低电平时间 | 20 | ns | ||
| t(SDISU) | 数据设置时间 | 10 | ns | ||
| t(SDIHD) | 数据保持时间 | 10 | ns | ||
| t(SDODLY) | SDO 延迟 | 0 | 20 | ns | |
| t(SDODIS) | SDO 禁用 | 0 | 20 | ns | |
| t(CSSU) | CS 设置 | 10 | ns | ||
| t(CSHD) | CS 保持 | 20 | ns | ||
| t(CSHIGH) | CS 脉冲宽度 | 25 | ns | ||
| SPI 时序要求,VIO = 1.65V 至 2.7V | |||||
| f(SCLK) | SPI 时钟频率 | 10 | MHz | ||
| t(SCLKLOW) | 时钟高电平时间 | 40 | ns | ||
| t(SCLKHIGH) | 时钟低电平时间 | 40 | ns | ||
| t(SDISU) | 数据设置时间 | 10 | ns | ||
| t(SDIHD) | 数据保持时间 | 10 | ns | ||
| t(SDODLY) | SDO 延迟 | 0 | 30 | ns | |
| t(SDODIS) | SDO 禁用 | 0 | 30 | ns | |
| t(CSSU) | CS 设置 | 10 | ns | ||
| t(CSHD) | CS 保持 | 20 | ns | ||
| t(CSHIGH) | CS 脉冲宽度 | 25 | ns | ||