ZHCACF7A june   2021  – march 2023 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137 , TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1 , TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-EP , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DK-Q1

 

  1.   摘要
  2.   商标
  3. 1引言
    1. 1.1 存储器串扰挑战
    2. 1.2 信号调节电路设计资源
      1. 1.2.1 TI 精密实验室 - SAR ADC 输入驱动器设计系列
      2. 1.2.2 模拟工程师计算器
      3. 1.2.3 相关应用报告
      4. 1.2.4 TINA-TI 基于 SPICE 的模拟仿真程序
      5. 1.2.5 PSPICE for TI
      6. 1.2.6 C2000 MCU 的 ADC 输入电路评估
      7. 1.2.7 C2000 ADC 的电荷共享驱动电路
  4. 2ADC 输入趋稳综述
    1. 2.1 ADC 输入趋稳的机制
    2. 2.2 稳定不足的症状
      1. 2.2.1 失真
      2. 2.2.2 存储器串扰
      3. 2.2.3 精度
    3. 2.3 C2000 ADC 架构
  5. 3问题说明
    1. 3.1 示例系统
    2. 3.2 S+H 趋稳分析
    3. 3.3 电荷共享分析
    4. 3.4 问题总结
  6. 4专用 ADC 采样
    1. 4.1 专用 ADC 概念
    2. 4.2 专用 ADC 的趋稳机制
    3. 4.3 专用 ADC 的设计流程
    4. 4.4 专用 ADC 电路的稳定性能仿真
  7. 5预采样 VREFLO
    1. 5.1 VREFLO 采样概念
    2. 5.2 VREFLO 采样方法误差的属性
    3. 5.3 增益误差补偿
      1. 5.3.1 确定补偿系数的方法
    4. 5.4 VREFLO 采样设计流程
    5. 5.5 讨论 VREFLO 采样序列
  8. 6总结
  9. 7参考文献
  10. 8修订历史记录

5.4 VREFLO 采样设计流程

当将 ADC 配置为使用 VREFLO 样本来缓解存储器串扰问题时，需要做出几个决策。对于所选的 S+H 持续时间，需要选择两个值：通道采样 VREFLO 的 S+H 持续时间和目标信号采样通道的 S+H 持续时间。通道采样 VREFLO 可以使用 ADC 允许的最小 S+H 窗口，但需要注意为目标通道选择 S+H。所选 S+H 产生的稳定误差越大，需要从系统中补偿的增益误差就越大。一般而言，该增益误差的幅度应保持在合理的水平，因为值越大，对元件容差越敏感。此外，增益误差引起的输入信号衰减可能会导致应用使用的 ADC 输入范围变小，从而减小信号的动态范围。出于这些原因，建议选择 S+H，以便使增益误差小于 ADC 满量程范围的约 5%（即使校准应该能够消除大部分此误差）。

确定选择 S+H 持续时间的方法后，用户可以获得使用 VREFLO 预采样方法设计系统所需的所有信息。用户应遵循以下步骤：

  • 向 ADC 采样序列中添加额外的 SOC 并配置这些 SOC，以便使用允许的最小 S+H 窗口持续时间（或另一个方便有效的 S+H 持续时间）对与 VREFLO 的内部连接进行采样
  • 对不同 S+H 持续时间的稳定误差进行仿真，以便确定一个使得稳定误差小于 ADC 满量程范围大约 5% 的 S+H 持续时间
  • 通过 (1) 稳定误差仿真或 (2) 直接测量稳定误差来确定受益于 VREFLO 采样方法的每个通道的补偿系数。确定稳定误差后，系数 Ci 由以下公式给出，其中 Vin 是施加到系统或仿真的输入电压。
方程式 9. Ci= Vin / (Vin-settling error）
  • 使用时应向 CPU ISR 或 CLA 任务添加补偿代码，以便使用以下公式修改原始 ADC 结果。Vi 是受 VREFLO 采样影响的原始 ADC 结果，Vi' 是补偿结果，而 Ci 是在上一步中确定的补偿系数。
方程式 10. Vi'= Vi ∙ Ci