ZHCAC41 February   2023 TMS320F280025C

 

  1.   摘要
  2.   商标
  3. 1引言
  4. 2串行端口设计方法
    1. 2.1 步骤 1：了解设计要求
    2. 2.2 步骤 2：识别至 CLB 逻辑块的所需输入
      1. 2.2.1 GPIO 输入限定
      2. 2.2.2 CLB 输入设置
    3. 2.3 步骤 3：识别来自 CLB 逻辑的所需输出
      1. 2.3.1 同步输出信号
      2. 2.3.2 输出信号调节
    4. 2.4 步骤 4：设计 CLB 逻辑
      1. 2.4.1 资源分配
      2. 2.4.2 在 CLB FIFO 和 MCU RAM 之间交换数据
      3. 2.4.3 CLB 逻辑状态和触发标志
        1. 2.4.3.1 状态/标志位
        2. 2.4.3.2 触发位
    5. 2.5 步骤 5 ：仿真逻辑设计
    6. 2.6 步骤 6 ：测试 CLB 逻辑
  5. 3示例 A：在音频应用中使用 CLB 输入和输出 TDM 流
    1. 3.1 示例概述
    2. 3.2 步骤 1：了解设计要求
    3. 3.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 3.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 3.5 步骤 4：设计 CLB 逻辑
      1. 3.5.1 资源分配
      2. 3.5.2 TDM 字计数器
      3. 3.5.3 FSYNC 和 DATA1 输出同步
    6. 3.6 步骤 5 ：仿真逻辑设计
    7. 3.7 步骤 6 ：测试 CLB 逻辑
      1. 3.7.1 硬件设置和连接
      2. 3.7.2 软件设置
      3. 3.7.3 测试输出建立时间和保持时间
      4. 3.7.4 测试数据完整性
  6. 4示例 B：在照明应用中使用 CLB 为 LED 驱动器实施定制通信总线
    1. 4.1 示例概述
    2. 4.2 步骤 1：了解设计要求
    3. 4.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 4.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 4.5 步骤 4：设计 CLB 逻辑
      1. 4.5.1 TX 逻辑块逻辑
      2. 4.5.2 RX 逻辑块逻辑
      3. 4.5.3 数据时钟
    6. 4.6 步骤 5 ：仿真逻辑设计
    7. 4.7 步骤 6 ：测试 CLB 逻辑
      1. 4.7.1 硬件设置和连接
      2. 4.7.2 软件设置
      3. 4.7.3 测试输出建立时间和保持时间
  7. 5参考文献

3.3 步骤 2：识别至 CLB 逻辑块的所需输入

输入 TDM-8 流信号通过 CLB 输入 XBAR 路由到 CLB 逻辑块边界输入，如#GUID-4CD919AE-3249-4BC2-B48A-D15C87E0FE13 所示。

图 3-3 TDM-8 的 CLB 逻辑块输入示例

用于输入 TDM 流的所有 GPIO 均配置为异步操作。根据需要在 CLB 逻辑块输入边界启用同步。此外，在 BCLK_IN 和 FSYNC_IN GPIO 上启用内部上拉以避免输入引脚悬空。

注： CLB 逻辑的设计时钟极性与GUID-2B8ABEF9-FDCC-458A-A040-F8240EC0CA99.html#GUID-CFE455D3-9C62-40C6-887E-D2CE20ADEA87 中所示的时钟极性相反，因此信号是 BCLK_IN 的反相。如需更多信息，请参阅 GUID-8B5B018F-15D7-413D-9AC6-A92317D99D97.html#GUID-8B5B018F-15D7-413D-9AC6-A92317D99D97。

BCLK_IN 信号路由到三个具有不同滤波配置的不同逻辑块输入。

  • CLB 输入 0：此输入用于在 BCLK_IN 的下降沿触发数据接收。
  • CLB 输入 3：此输入用于在 BCLK_IN 的上升沿触发数据发送。
  • CLB 输入 5：此输入上禁用了滤波和同步，以便支持 BCLK 直通要求。

必须特别考虑将 BCLK_IN 信号直通到 BCLK_OUT 输出的要求。因为两个时钟不是彼此的倍数，将输入 12.288MHz BCLK 信号同步到 100MHz CLB 内部时钟会在产生的输出 BCLK 信号中引入抖动。