ZHCAC41 February   2023 TMS320F280025C

 

  1.   摘要
  2.   商标
  3. 1引言
  4. 2串行端口设计方法
    1. 2.1 步骤 1：了解设计要求
    2. 2.2 步骤 2：识别至 CLB 逻辑块的所需输入
      1. 2.2.1 GPIO 输入限定
      2. 2.2.2 CLB 输入设置
    3. 2.3 步骤 3：识别来自 CLB 逻辑的所需输出
      1. 2.3.1 同步输出信号
      2. 2.3.2 输出信号调节
    4. 2.4 步骤 4：设计 CLB 逻辑
      1. 2.4.1 资源分配
      2. 2.4.2 在 CLB FIFO 和 MCU RAM 之间交换数据
      3. 2.4.3 CLB 逻辑状态和触发标志
        1. 2.4.3.1 状态/标志位
        2. 2.4.3.2 触发位
    5. 2.5 步骤 5 ：仿真逻辑设计
    6. 2.6 步骤 6 ：测试 CLB 逻辑
  5. 3示例 A：在音频应用中使用 CLB 输入和输出 TDM 流
    1. 3.1 示例概述
    2. 3.2 步骤 1：了解设计要求
    3. 3.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 3.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 3.5 步骤 4：设计 CLB 逻辑
      1. 3.5.1 资源分配
      2. 3.5.2 TDM 字计数器
      3. 3.5.3 FSYNC 和 DATA1 输出同步
    6. 3.6 步骤 5 ：仿真逻辑设计
    7. 3.7 步骤 6 ：测试 CLB 逻辑
      1. 3.7.1 硬件设置和连接
      2. 3.7.2 软件设置
      3. 3.7.3 测试输出建立时间和保持时间
      4. 3.7.4 测试数据完整性
  6. 4示例 B：在照明应用中使用 CLB 为 LED 驱动器实施定制通信总线
    1. 4.1 示例概述
    2. 4.2 步骤 1：了解设计要求
    3. 4.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 4.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 4.5 步骤 4：设计 CLB 逻辑
      1. 4.5.1 TX 逻辑块逻辑
      2. 4.5.2 RX 逻辑块逻辑
      3. 4.5.3 数据时钟
    6. 4.6 步骤 5 ：仿真逻辑设计
    7. 4.7 步骤 6 ：测试 CLB 逻辑
      1. 4.7.1 硬件设置和连接
      2. 4.7.2 软件设置
      3. 4.7.3 测试输出建立时间和保持时间
  7. 5参考文献

4.5.3 数据时钟

CCSI 总线通信所需的时钟通过片上 PWM 生成。PWMnA 输出生成一个以双倍目标 SCLK 频率运行的 PWM_SCLKX2 时钟，而 PWMnB 输出生成一个以所需的 SCLK 频率运行的 PWM_SCLK 时钟。

TX 和 RX CLB 逻辑块始终使用 PWM_SCLKX2 时钟发送和接收数据。最终只有 PWM_SCLK 驱动到系统中的 LED 驱动器。

通过配置 TX 逻辑块的 PWM_SCLK 输入源，可实现双时钟或单时钟沿数据发送和接收。当需要单时钟沿发送和接收时，例如，当使用 LP5891-Q1 LED 驱动器时，可以修改 TX 输入逻辑块配置，以便将 PWMnA 输出驱动至 PWM_SCLK 和 PWM_SCLKX2 输入，请参阅#GUID-DC7E2E3C-86F6-4C66-9505-97D4FFF5791C。PWMnB 输出可以不连接 CLB 逻辑块。

图 4-12 单时钟沿数据发送和接收时钟配置

双时钟沿数据发送/接收可在时钟的两个边沿上实现发送和接收，请参阅#GUID-66B2A6A2-33D5-438F-8170-EC23EA87E1E8。

图 4-13 使用 PWM_SCLKX2 的双时钟沿数据发送/接收

当需要双时钟沿发送和接收时，可以修改 TX 输入逻辑块配置，以便将 PWMnA 输出驱动至 PWM_SCLKX2 输入，并将 PWMnB 输出驱动至 PWM_SCLK 输入，请参阅#GUID-0C2AF598-C973-4991-94CB-42B83AD6EFD0。

图 4-14 双时钟沿数据发送和接收时钟配置

为了减少 CLB 逻辑引入的时序延迟，两个 PWM 时钟输入都通过 TX CLB 逻辑传递。