ZHCAC41 February   2023 TMS320F280025C

 

  1.   摘要
  2.   商标
  3. 1引言
  4. 2串行端口设计方法
    1. 2.1 步骤 1：了解设计要求
    2. 2.2 步骤 2：识别至 CLB 逻辑块的所需输入
      1. 2.2.1 GPIO 输入限定
      2. 2.2.2 CLB 输入设置
    3. 2.3 步骤 3：识别来自 CLB 逻辑的所需输出
      1. 2.3.1 同步输出信号
      2. 2.3.2 输出信号调节
    4. 2.4 步骤 4：设计 CLB 逻辑
      1. 2.4.1 资源分配
      2. 2.4.2 在 CLB FIFO 和 MCU RAM 之间交换数据
      3. 2.4.3 CLB 逻辑状态和触发标志
        1. 2.4.3.1 状态/标志位
        2. 2.4.3.2 触发位
    5. 2.5 步骤 5 ：仿真逻辑设计
    6. 2.6 步骤 6 ：测试 CLB 逻辑
  5. 3示例 A：在音频应用中使用 CLB 输入和输出 TDM 流
    1. 3.1 示例概述
    2. 3.2 步骤 1：了解设计要求
    3. 3.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 3.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 3.5 步骤 4：设计 CLB 逻辑
      1. 3.5.1 资源分配
      2. 3.5.2 TDM 字计数器
      3. 3.5.3 FSYNC 和 DATA1 输出同步
    6. 3.6 步骤 5 ：仿真逻辑设计
    7. 3.7 步骤 6 ：测试 CLB 逻辑
      1. 3.7.1 硬件设置和连接
      2. 3.7.2 软件设置
      3. 3.7.3 测试输出建立时间和保持时间
      4. 3.7.4 测试数据完整性
  6. 4示例 B：在照明应用中使用 CLB 为 LED 驱动器实施定制通信总线
    1. 4.1 示例概述
    2. 4.2 步骤 1：了解设计要求
    3. 4.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 4.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 4.5 步骤 4：设计 CLB 逻辑
      1. 4.5.1 TX 逻辑块逻辑
      2. 4.5.2 RX 逻辑块逻辑
      3. 4.5.3 数据时钟
    6. 4.6 步骤 5 ：仿真逻辑设计
    7. 4.7 步骤 6 ：测试 CLB 逻辑
      1. 4.7.1 硬件设置和连接
      2. 4.7.2 软件设置
      3. 4.7.3 测试输出建立时间和保持时间
  7. 5参考文献

4.3 步骤 2：识别至 CLB 逻辑块的所需输入

#GUID-8B1B394E-5F0C-42A5-9CE4-24E8A0BC13F2 显示了至 TX 逻辑块的输入信号。

图 4-3 TX 逻辑块输入信号

TX 逻辑块使用以下输入：

  • CLB 输入 0：此输入由 PWMnA 输出在内部驱动。PWMnA 输出配置为生成其频率为目标 SCLK 频率 2 倍的时钟。TX 逻辑块使用 PWMnA 时钟发送数据。
  • CLB 输入 3：此输入由 PWMnA 输出在内部驱动。输入通过逻辑块传递，用于驱动 CLB_SCLKX2 输出。
  • CLB 输入 4：此输入由 PWMnB 输出在内部驱动。PWMnB 输出配置为生成其频率为目标 SCLK 频率的时钟。输入通过逻辑块传递，用于驱动 CLB_SCLK 输出。

TX 逻辑块还使用三个辅助信号来同步所有 TX 逻辑块上的数据发送：

  • CLB 输入 1：GPREG.1 位用于启动 TX 逻辑块上的数据传输。它由 CPU 置位/清零。
  • CLB 输入 5：此输入用作到 TX 逻辑块的外部传输开始信号。此输入始终取自 CLB 逻辑块 2、输出 5。
  • CLB 输入 6：在使用多个 TX 逻辑块的情况下，GPREG.6 位驱动所有 TX 逻辑块上的外部传输开始信号。只有 CLB 逻辑块 2 中的 GPREG.6 可用于在其他 TX 逻辑块中启动传输。GPREG.6 位由 CPU 置位/清零。

#GUID-CA9A1657-ACF1-4559-95FA-998725E8423F 显示了至 RX 逻辑块的输入信号。

图 4-4 RX 逻辑块输入信号

RX 逻辑块使用以下输入：

  • CLB 输入 1：此输入用于从 SIN 引脚接收数据。
  • CLB 输入 2：此输入用于在 CLB_SCLKX2 的下降沿触发数据接收。CLB_SCLKX2 信号是由 TX CLB 逻辑块提供的外部时钟，它以 2 倍于 SCLK 的频率运行。
  • CLB 输入 3：GPREG.3 位用于启用/禁用数据接收。它由 CPU 置位/清零。