ZHCAC41 February   2023 TMS320F280025C

 

  1.   摘要
  2.   商标
  3. 1引言
  4. 2串行端口设计方法
    1. 2.1 步骤 1：了解设计要求
    2. 2.2 步骤 2：识别至 CLB 逻辑块的所需输入
      1. 2.2.1 GPIO 输入限定
      2. 2.2.2 CLB 输入设置
    3. 2.3 步骤 3：识别来自 CLB 逻辑的所需输出
      1. 2.3.1 同步输出信号
      2. 2.3.2 输出信号调节
    4. 2.4 步骤 4：设计 CLB 逻辑
      1. 2.4.1 资源分配
      2. 2.4.2 在 CLB FIFO 和 MCU RAM 之间交换数据
      3. 2.4.3 CLB 逻辑状态和触发标志
        1. 2.4.3.1 状态/标志位
        2. 2.4.3.2 触发位
    5. 2.5 步骤 5 ：仿真逻辑设计
    6. 2.6 步骤 6 ：测试 CLB 逻辑
  5. 3示例 A：在音频应用中使用 CLB 输入和输出 TDM 流
    1. 3.1 示例概述
    2. 3.2 步骤 1：了解设计要求
    3. 3.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 3.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 3.5 步骤 4：设计 CLB 逻辑
      1. 3.5.1 资源分配
      2. 3.5.2 TDM 字计数器
      3. 3.5.3 FSYNC 和 DATA1 输出同步
    6. 3.6 步骤 5 ：仿真逻辑设计
    7. 3.7 步骤 6 ：测试 CLB 逻辑
      1. 3.7.1 硬件设置和连接
      2. 3.7.2 软件设置
      3. 3.7.3 测试输出建立时间和保持时间
      4. 3.7.4 测试数据完整性
  6. 4示例 B：在照明应用中使用 CLB 为 LED 驱动器实施定制通信总线
    1. 4.1 示例概述
    2. 4.2 步骤 1：了解设计要求
    3. 4.3 步骤 2：识别至 CLB 逻辑块的所需输入
    4. 4.4 步骤 3：识别来自 CLB 逻辑的所需输出
    5. 4.5 步骤 4：设计 CLB 逻辑
      1. 4.5.1 TX 逻辑块逻辑
      2. 4.5.2 RX 逻辑块逻辑
      3. 4.5.3 数据时钟
    6. 4.6 步骤 5 ：仿真逻辑设计
    7. 4.7 步骤 6 ：测试 CLB 逻辑
      1. 4.7.1 硬件设置和连接
      2. 4.7.2 软件设置
      3. 4.7.3 测试输出建立时间和保持时间
  7. 5参考文献

2.2 步骤 2：识别至 CLB 逻辑块的所需输入

在大多数情况下，需要将输入信号传递到 CLB 逻辑块。通常，需要考虑三类信号：

  • 通过 GPIO 引脚采样的外部串行总线信号。例如，这些信号包括串行总线时钟、帧和数据信号。
  • CLB 逻辑运行中使用的片上外设信号。例如，使用 PWMnA 引脚或计时器中断生成的时钟信号。
  • 由 CPU 直接控制的 GPREG 位。这些 GPREG 位可用于触发 CLB 逻辑块中的操作或启用/禁用特定功能。

使用 CLB 全局和本地多路复用器与器件上的不同 XBAR 相结合，可以将这些输入信号连接到八个 CLB 逻辑块输入。有关更多信息，请参阅器件专用 TRM。

通常有多条路径可用于将 CLB 逻辑块连接到输入信号。#GUID-5A2A93AB-01A5-45BF-A9AF-CC98719FCAD4/GUID-24363CE4-8A11-4C0D-986A-BE826FBF314C 列出了将这些信号引入 CLB 逻辑块边界的推荐路径。

表 2-1 输入信号的推荐路径
输入信号类型推荐的输入路径
外部串行总线信号（例如，串行总线时钟、帧和数据信号）GPIO 引脚 ⇨ CLB 输入 XBAR 1 ⇨ CLB 本地多路复用器 ⇨ CLB 输入
内部片上外设信号（例如，使用 PWMnA 生成的时钟信号）外设信号 ⇨ CLB 全局多路复用器或 CLB 本地多路复用器 ⇨ CLB 输入
由 CPU 直接控制的自定义信号存储器映射 GPREG 位 ⇨ CLB 输入
  1. 并非所有 C2000 实时微控制器上都提供 CLB 输入 XBAR。在这些器件上，可以使用 GPIO XBAR 和 CLB XBAR 将外部信号引入逻辑块边界。有关更多信息，请参阅器件专用 TRM。