ZHCAB59B June   2019  – November 2020 TMS320F28384D , TMS320F28384S , TMS320F28386D , TMS320F28386S , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DK-Q1

 

  1.   商标
  2. 引言
    1. 1.1 本文档中使用的首字母缩写词
  3. 在高带宽电流环路中使用 TMS320F2838x MCU 的优势
  4. 伺服驱动器中的电流环路
  5. 快速电流环路库概述
  6. 快速电流环路评估
    1. 5.1 评估设置
      1. 5.1.1 硬件
      2. 5.1.2 软件
      3. 5.1.3 具有 T-Format 类型位置编码器的 FCL
        1. 5.1.3.1 将 T-Format 编码器连接到 IDDK
        2. 5.1.3.2 T-Format 接口软件
        3. 5.1.3.3 T-Format 编码器延迟注意事项
      4. 5.1.4 SDFM
      5. 5.1.5 增量系统构建
  7. 增量构建级别 1
    1. 6.1 SVGEN 测试
    2. 6.2 使用 DAC 测试 SVGEN
    3. 6.3 逆变器功能验证
  8. 增量构建级别 2
    1. 7.1 在软件中设置过流限制
    2. 7.2 电流感测方法
    3. 7.3 电压感测方法
    4. 7.4 设置电流调节器限制
    5. 7.5 验证电流感测
    6. 7.6 位置编码器反馈
      1. 7.6.1 速度观测器和位置估算器
      2. 7.6.2 位置编码器方向验证
  9. 增量构建级别 3
    1. 8.1 观察结果一 – PWM 更新延迟
      1. 8.1.1 使用“Expressions”(表达式)窗口
      2. 8.1.2 使用示波器图
  10. 增量构建级别 4
    1. 9.1 观察结果
  11. 10增量构建级别 5
  12. 11增量构建级别 6
    1. 11.1 集成 SFRA 库
    2. 11.2 启动 SFRA 前的初始设置
    3. 11.3 SFRA GUI
    4. 11.4 设置 GUI 以连接到目标平台
    5. 11.5 运行 SFRA GUI
    6. 11.6 电流反馈 SNR 的影响
    7. 11.7 推论
      1. 11.7.1 根据闭环图确定带宽
      2. 11.7.2 根据开环图确定相位裕度
      3. 11.7.3 根据 PWM 更新时间确定最大调制指数
      4. 11.7.4 电流环路中的电压去耦
    8. 11.8 相位裕度与增益交叉频率间的关系
  13. 12增量构建级别 7
    1. 12.1 在 CPU1 上运行代码以将 ECAT 分配给 CM
    2. 12.2 在 CM 上运行代码以设置 ECAT
    3. 12.3 设置 TwinCAT
    4. 12.4 通过 TwinCAT 扫描 EtherCAT 器件
    5. 12.5 针对 ESC 的 ControlCard EEPROM 编程
    6. 12.6 运行应用程序
  14. 13增量构建级别 8
    1. 13.1 在 CPU1 上运行代码以将 ECAT 分配给 CM
    2. 13.2 在 CM 上运行代码以设置 ECAT
    3. 13.3 运行应用程序
  15. 14参考文献
  16. 15修订历史记录

使用“Expressions”(表达式)窗口

在此构建级别和后续构建级别运行电机时,请在“Expressions”(表达式)窗口中观察变量 fclLatencyInMicroSec

图 8-2 显示了“Expressions”(表达式)窗口的快照。

GUID-ABC3637D-7B87-4F39-9B1E-806585CE0121-low.jpg图 8-2 “Expressions”(表达式)窗口延迟快照

此变量指示在反馈采样和 PWM 更新之间经过的时间长度。经过时间(或延迟)是根据 PWM 更新后 EPWM 计时器立即开始的计数计算得出的。此处显示的值比实际更新时间长几个时钟周期。将 runMotor 标志设置为 MOTOR_RUN 并且电机开始运行后,由于代码中的初始设置,延迟时间会立即显示为大约 1.25µs。此延迟大小是在占空比适中时发生的,因此可以接受。在此时间段之后,可以通过将 fclClrCntr 设置为 1 来刷新延迟时间。不管 SAMPLING_METHOD 是多少,对于给定的 FCL_CNTLR,延迟都保持不变。当 FCL_CNTLR 为 PI_CNTLR 时,延迟约为 0.96µs,相比之下,设置为 CMPLX_CNTLR 时延迟为 0.98µs(请参阅以下注意事项)。

注:
  • 通过使用代码内联和其他优化技术,可以将这些时间进一步减小约 0.1µs 的区间。由于评估代码为库格式,因此有一定的开销。
  • 为确保采集到更清晰的信号,ADC 的采样窗口保持足够的宽度。根据电路板布局布线和馈入 ADC 通道的电路的不同,可以将这个时间窗口减小近 60%。