ZHCSRW2C February   2023  – November 2025 TDA4AH-Q1 , TDA4AP-Q1 , TDA4VH-Q1 , TDA4VP-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      10
      2.      11
    3. 5.3 信号说明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
          1.        16
          2.        17
          3.        18
      3. 5.3.2  DDRSS
        1. 5.3.2.1 MAIN 域
          1.        21
          2.        22
          3.        23
          4.        24
      4. 5.3.3  GPIO
        1. 5.3.3.1 MAIN 域
          1.        27
        2. 5.3.3.2 WKUP 域
          1.        29
      5. 5.3.4  I2C
        1. 5.3.4.1 MAIN 域
          1.        32
          2.        33
          3.        34
          4.        35
          5.        36
          6.        37
          7.        38
        2. 5.3.4.2 MCU 域
          1.        40
          2.        41
        3. 5.3.4.3 WKUP 域
          1.        43
      6. 5.3.5  I3C
        1. 5.3.5.1 MCU 域
          1.        46
      7. 5.3.6  MCAN
        1. 5.3.6.1 MAIN 域
          1.        49
          2.        50
          3.        51
          4.        52
          5.        53
          6.        54
          7.        55
          8.        56
          9.        57
          10.        58
          11.        59
          12.        60
          13.        61
          14.        62
          15.        63
          16.        64
          17.        65
          18.        66
        2. 5.3.6.2 MCU 域
          1.        68
          2.        69
      8. 5.3.7  MCSPI
        1. 5.3.7.1 MAIN 域
          1.        72
          2.        73
          3.        74
          4.        75
          5.        76
          6.        77
          7.        78
        2. 5.3.7.2 MCU 域
          1.        80
          2.        81
      9. 5.3.8  UART
        1. 5.3.8.1 MAIN 域
          1.        84
          2.        85
          3.        86
          4.        87
          5.        88
          6.        89
          7.        90
          8.        91
          9.        92
          10.        93
        2. 5.3.8.2 MCU 域
          1.        95
        3. 5.3.8.3 WKUP 域
          1.        97
      10. 5.3.9  MDIO
        1. 5.3.9.1 MAIN 域
          1.        100
          2.        101
        2. 5.3.9.2 MCU 域
          1.        103
      11. 5.3.10 UFS
        1. 5.3.10.1 MAIN 域
          1.        106
      12. 5.3.11 CPSW2G
        1. 5.3.11.1 MAIN 域
          1.        109
        2. 5.3.11.2 MCU 域
          1.        111
      13. 5.3.12 SGMII
        1. 5.3.12.1 MAIN 域
          1.        114
      14. 5.3.13 ECAP
        1. 5.3.13.1 MAIN 域
          1.        117
          2.        118
          3.        119
      15. 5.3.14 EQEP
        1. 5.3.14.1 MAIN 域
          1.        122
          2.        123
          3.        124
      16. 5.3.15 EPWM
        1. 5.3.15.1 MAIN 域
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
      17. 5.3.16 USB
        1. 5.3.16.1 MAIN 域
          1.        136
      18. 5.3.17 显示端口
        1. 5.3.17.1 MAIN 域
          1.        139
      19. 5.3.18 PCIE
        1. 5.3.18.1 MAIN 域
          1.        142
      20. 5.3.19 SERDES
        1. 5.3.19.1 MAIN 域
          1.        145
          2.        146
          3.        147
          4.        148
      21. 5.3.20 DSI
        1. 5.3.20.1 MAIN 域
          1.        151
          2.        152
      22. 5.3.21 CSI
        1. 5.3.21.1 MAIN 域
          1.        155
          2.        156
          3.        157
      23. 5.3.22 MCASP
        1. 5.3.22.1 MAIN 域
          1.        160
          2.        161
          3.        162
          4.        163
          5.        164
      24. 5.3.23 DMTIMER
        1. 5.3.23.1 MAIN 域
          1.        167
        2. 5.3.23.2 MCU 域
          1.        169
      25. 5.3.24 CPTS
        1. 5.3.24.1 MAIN 域
          1.        172
        2. 5.3.24.2 MCU 域
          1.        174
      26. 5.3.25 DSS
        1. 5.3.25.1 MAIN 域
          1.        177
      27. 5.3.26 GPMC
        1. 5.3.26.1 MAIN 域
          1.        180
      28. 5.3.27 MMC
        1. 5.3.27.1 MAIN 域
          1.        183
          2.        184
      29. 5.3.28 OSPI
        1. 5.3.28.1 MCU 域
          1.        187
          2.        188
      30. 5.3.29 Hyperbus
        1. 5.3.29.1 MCU 域
          1.        191
      31. 5.3.30 仿真和调试
        1. 5.3.30.1 MAIN 域
          1.        194
          2.        195
      32. 5.3.31 系统和其他
        1. 5.3.31.1 启动模式配置
          1.        198
        2. 5.3.31.2 时钟
          1.        200
          2.        201
        3. 5.3.31.3 系统
          1.        203
          2.        204
        4. 5.3.31.4 EFUSE
          1.        206
        5. 5.3.31.5 VMON
          1.        208
      33. 5.3.32 电源
        1.       210
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  通电时间 (POH) 限制
    4. 6.4  建议运行条件
    5. 6.5  运行性能点
    6. 6.6  电气特性
      1. 6.6.1  I2C 开漏失效防护 (I2C OD FS) 电气特性
      2. 6.6.2  失效防护复位（FS 复位）电气特性
      3. 6.6.3  HFOSC/LFOSC 电气特性
      4. 6.6.4  eMMCPHY 电气特性
      5. 6.6.5  SDIO 电气特性
      6. 6.6.6  CSI2/DSI D-PHY 电气特性
      7. 6.6.7  ADC12B 电气特性
      8. 6.6.8  LVCMOS 电气特性
      9. 6.6.9  USB2PHY 电气特性
      10. 6.6.10 串行器/解串器 2-L-PHY/4-L-PHY 电气特性
      11. 6.6.11 UFS M-PHY 电气特性
      12. 6.6.12 eDP/DP AUX-PHY 电气特性
      13. 6.6.13 DDR0 电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 ALY 封装的热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序控制
        1. 6.10.2.1 电源压摆率要求
        2. 6.10.2.2 组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3 组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4 隔离式 MCU 域和 Main 域上电时序
        5. 6.10.2.5 隔离式 MCU 域和 Main 域下电时序 - 选项 1
        6. 6.10.2.6 独立的 MCU 域和 Main 域，仅 MCU 时序的进入和退出
        7. 6.10.2.7 独立的 MCU 域和 Main 域，DDR 保持状态的进入和退出
        8. 6.10.2.8 独立的 MCU 域和 Main 域，GPIO 保持时序的进入和退出
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入和输出时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 模块和外设时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO 接口时序
          2. 6.10.5.2.2 CPSW2G RMII 时序
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK 时序要求 - RMII 模式
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RX_ER 时序要求 - RMII 模式
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0] 和 RMII[x]_TX_EN 开关特性 - RMII 模式
          3. 6.10.5.2.3 CPSW2G RGMII 时序
            1. 6.10.5.2.3.1 RGMII[x]_RXC 时序要求 - RGMII 模式
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的 CPSW2G 时序要求 - RGMII 模式
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC 开关特性 - RGMII 模式
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP 的时序要求
          2. 6.10.5.6.2 eCAP 的开关特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM 的时序要求
          2. 6.10.5.7.2 eHRPWM 的开关特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP 的时序要求
          2. 6.10.5.8.2 eQEP 的开关特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO 时序要求
          2. 6.10.5.9.2 GPIO 开关特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.10.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.10.1.2 GPMC 和 NOR 闪存开关特性 - 同步模式
          2. 6.10.5.10.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.10.2.1 GPMC 和 NOR 闪存时序要求 - 异步模式
            2. 6.10.5.10.2.2 GPMC 和 NOR 闪存开关特性 - 异步模式
          3. 6.10.5.10.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.10.3.1 GPMC 和 NAND 闪存时序要求 - 异步模式
            2. 6.10.5.10.3.2 GPMC 和 NAND 闪存开关特性 - 异步模式
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus 的时序要求
          2. 6.10.5.11.2 HyperBus 166MHz 开关特性
          3. 6.10.5.11.3 HyperBus 100MHz 开关特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI - 控制器模式
          2. 6.10.5.16.2 MCSPI - 外设模式
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC 接口
            1. 6.10.5.17.1.1 旧 SDR 模式
            2. 6.10.5.17.1.2 高速 SDR 模式
            3. 6.10.5.17.1.3 高速 DDR 模式
            4. 6.10.5.17.1.4 HS200 模式
            5. 6.10.5.17.1.5 HS400 模式
          2. 6.10.5.17.2 MMC1 - SD/SDIO 接口
            1. 6.10.5.17.2.1 默认速度模式
            2. 6.10.5.17.2.2 高速模式
            3. 6.10.5.17.2.3 UHS-I SDR12 模式
            4. 6.10.5.17.2.4 UHS-I SDR25 模式
            5. 6.10.5.17.2.5 UHS-I SDR50 模式
            6. 6.10.5.17.2.6 UHS-I DDR50 模式
            7. 6.10.5.17.2.7 UHS-I SDR104 模式
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS 时序要求
          2. 6.10.5.18.2 CPTS 开关特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY 模式
            1. 6.10.5.19.1.1 具有 PHY 数据训练的 OSPI0/1
            2. 6.10.5.19.1.2 无数据训练的 OSPI
              1. 6.10.5.19.1.2.1 OSPI 时序要求 - SDR 模式
              2. 6.10.5.19.1.2.2 OSPI 开关特性 - SDR 模式
              3. 6.10.5.19.1.2.3 OSPI 时序要求 - DDR 模式
              4. 6.10.5.19.1.2.4 OSPI 开关特性 - PHY DDR 模式
          2. 6.10.5.19.2 OSPI0/1 Tap 模式
            1. 6.10.5.19.2.1 OSPI0 Tap SDR 时序
            2. 6.10.5.19.2.2 OSPI0 Tap DDR 时序
        20. 6.10.5.20 OLDI
          1. 6.10.5.20.1 OLDI 开关特性
        21. 6.10.5.21 PCIE
        22. 6.10.5.22 计时器
          1. 6.10.5.22.1 计时器的时序要求
          2. 6.10.5.22.2 计时器的开关特性
        23. 6.10.5.23 UART
          1. 6.10.5.23.1 UART 的时序要求
          2. 6.10.5.23.2 UART 开关特性
        24. 6.10.5.24 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 迹线
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 JTAG 时序要求
            2. 6.10.6.2.1.2 JTAG 开关特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A72
      2. 7.2.2 Arm Cortex-R5F
      3. 7.2.3 DSP C71x
    3. 7.3 加速器和协处理器
      1. 7.3.1 GPU
      2. 7.3.2 VPAC
      3. 7.3.3 DMPAC
    4. 7.4 其他子系统
      1. 7.4.1 MSMC
      2. 7.4.2 NAVSS
        1. 7.4.2.1 NAVSS0
        2. 7.4.2.2 MCU_NAVSS
      3. 7.4.3 PDMA 控制器
      4. 7.4.4 电源
      5. 7.4.5 外设
        1. 7.4.5.1  ADC
        2. 7.4.5.2  ATL
        3. 7.4.5.3  CSI
          1. 7.4.5.3.1 摄像头流媒体接口接收器 (CSI_RX_IF) 和 MIPI DPHY 接收器 (DPHY_RX)
          2. 7.4.5.3.2 摄像头流媒体接口发送器 (CSI_TX_IF)
        4. 7.4.5.4  CPSW2G
        5. 7.4.5.5  CPSW9G
        6. 7.4.5.6  DCC
        7. 7.4.5.7  DDRSS
        8. 7.4.5.8  DSS
          1. 7.4.5.8.1 DSI
          2. 7.4.5.8.2 eDP
        9. 7.4.5.9  VPFE
        10. 7.4.5.10 eCAP
        11. 7.4.5.11 EPWM
        12. 7.4.5.12 ELM
        13. 7.4.5.13 ESM
        14. 7.4.5.14 eQEP
        15. 7.4.5.15 GPIO
        16. 7.4.5.16 GPMC
        17. 7.4.5.17 Hyperbus
        18. 7.4.5.18 I2C
        19. 7.4.5.19 I3C
        20. 7.4.5.20 MCAN
        21. 7.4.5.21 MCASP
        22. 7.4.5.22 MCRC 控制器
        23. 7.4.5.23 MCSPI
        24. 7.4.5.24 MMC/SD
        25. 7.4.5.25 OSPI
        26. 7.4.5.26 PCIE
        27. 7.4.5.27 串行器/解串器
        28. 7.4.5.28 WWDT
        29. 7.4.5.29 计时器
        30. 7.4.5.30 UART
        31. 7.4.5.31 USB
        32. 7.4.5.32 UFS
  9. 8 应用、实施和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 电源去耦和大容量电容
        1. 8.1.1.1 配电网络实施指南
      2. 8.1.2 外部振荡器
      3. 8.1.3 JTAG 和 EMU
      4. 8.1.4 复位
      5. 8.1.5 未使用的引脚
      6. 8.1.6 JacintoTM 7 器件硬件设计指南
    2. 8.2 外设和接口的相关设计信息
      1. 8.2.1 LPDDR4 电路板设计和布局布线指南
      2. 8.2.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 8.2.2.1 无环回和内部焊盘环回
        2. 8.2.2.2 外部电路板环回
        3. 8.2.2.3 DQS（仅适用于八路闪存器件）
      3. 8.2.3 USB VBUS 设计指南
      4. 8.2.4 使用 VMON/POK 的系统电源监测设计指南
      5. 8.2.5 高速差分信号布线指南
      6. 8.2.6 散热解决方案指导
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALY|1414
散热焊盘机械数据 (封装 | 引脚)
订购信息

表 5-7 DDRSS2 信号说明
信号名称 [1] ((2)) ((3))引脚类型 [2]说明 [3]ALY 引脚 [4]
DDR2_CKNIODDRSS 差分时钟（负）K1
DDR2_CKPIODDRSS 差分时钟（正）L2
DDR2_RESETnIODDRSS 复位J5
DDR2_RETIDDR 保持使能L8
DDR2_CA0IODDRS 命令地址K3
DDR2_CA1IODDRS 命令地址L3
DDR2_CA2IODDRS 命令地址K5
DDR2_CA3IODDRS 命令地址L4
DDR2_CA4IODDRS 命令地址K4
DDR2_CA5IODDRS 命令地址L7
DDR2_CAL0 (1)ADDRSS IO 焊盘校准电阻U7
DDR2_CKE0IODDR 时钟使能L6
DDR2_CKE1IODDR 时钟使能J2
DDR2_CSn0_0IODDRSS 片选J3
DDR2_CSn0_1IODDRSS 片选J6
DDR2_CSn1_0IODDRSS 片选J7
DDR2_CSn1_1IODDRSS 片选K7
DDR2_DM0IODDRSS 数据掩码T2
DDR2_DM1IODDRSS 数据掩码M6
DDR2_DM2IODDRSS 数据掩码G4
DDR2_DM3IODDRSS 数据掩码D5
DDR2_DQ0IODDRSS 数据T4
DDR2_DQ1IODDRSS 数据R6
DDR2_DQ2IODDRSS 数据R3
DDR2_DQ3IODDRSS 数据R4
DDR2_DQ4IODDRSS 数据P6
DDR2_DQ5IODDRSS 数据P5
DDR2_DQ6IODDRSS 数据T5
DDR2_DQ7IODDRSS 数据R7
DDR2_DQ8IODDRSS 数据N2
DDR2_DQ9IODDRSS 数据N4
DDR2_DQ10IODDRSS 数据P2
DDR2_DQ11IODDRSS 数据P3
DDR2_DQ12IODDRSS 数据M7
DDR2_DQ13IODDRSS 数据N5
DDR2_DQ14IODDRSS 数据M4
DDR2_DQ15IODDRSS 数据M3
DDR2_DQ16IODDRSS 数据F3
DDR2_DQ17IODDRSS 数据G7
DDR2_DQ18IODDRSS 数据H6
DDR2_DQ19IODDRSS 数据H4
DDR2_DQ20IODDRSS 数据G2
DDR2_DQ21IODDRSS 数据H3
DDR2_DQ22IODDRSS 数据G5
DDR2_DQ23IODDRSS 数据F2
DDR2_DQ24IODDRSS 数据E4
DDR2_DQ25IODDRSS 数据D2
DDR2_DQ26IODDRSS 数据F6
DDR2_DQ27IODDRSS 数据F5
DDR2_DQ28IODDRSS 数据E3
DDR2_DQ29IODDRSS 数据E7
DDR2_DQ30IODDRSS 数据E6
DDR2_DQ31IODDRSS 数据D4
DDR2_DQS0NIODDRS 互补数据选通R1
DDR2_DQS0PIODDRS 数据选通T1
DDR2_DQS1NIODDRS 互补数据选通M1
DDR2_DQS1PIODDRS 数据选通N1
DDR2_DQS2NIODDRS 互补数据选通G1
DDR2_DQS2PIODDRS 数据选通H1
DDR2_DQS3NIODDRS 互补数据选通D1
DDR2_DQS3PIODDRS 数据选通E1
(1) 必须在该引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻器。不应向该引脚施加外部电压。
(2) 必须始终按递增顺序使用 DDRSS0、DDRSS1、DDRSS2 和 DDRSS3。例如，使用单个 LPDDR 元件时，该元件必须连接到 DDR0_* 接口。当使用两个 LPDDR 元件时，它们必须连接到 DDR0_* 和 DDR1_* 接口，依此类推。
(3) 此 SoC 的 27mm 封装型号不提供 DDRSS2、DDRSS3 和 SERDES2。如果希望与使用 27mm 封装的系统具有软件兼容性，则应避免使用 DDRSS2/DDRSS3/SERDES2。