ZHCSXB6C November   2024  – December 2025 F29H850TU , F29H859TU-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 测试、JTAG 和复位
    4. 5.4 带有内部上拉和下拉的引脚
    5. 5.5 引脚多路复用
      1. 5.5.1 GPIO 多路复用引脚
    6. 5.6 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  F29H85x ESD 等级 - 商用
    3. 6.3  F29H85x ESD 等级 - 汽车
    4. 6.4  F29P58x ESD 等级 - 商用
    5. 6.5  F29P58x ESD 等级 - 汽车
    6. 6.6  F29P32x ESD 等级 - 汽车
    7. 6.7  建议运行条件
    8. 6.8  功耗摘要
      1. 6.8.1 系统电流消耗（禁用 VREG）- 外部电源
      2. 6.8.2 系统电流消耗（启用 VREG）
      3. 6.8.3 工作模式测试说明
      4. 6.8.4 减少电流消耗
        1. 6.8.4.1 每个禁用外设的典型电流降低
    9. 6.9  电气特性
    10. 6.10 5V 失效防护引脚的特殊注意事项
    11. 6.11 ZEX 封装的热阻特性
    12. 6.12 PTS 封装的热阻特性
    13. 6.13 RFS 封装的热阻特性
    14. 6.14 PZS 封装的热阻特性
    15. 6.15 散热设计注意事项
    16. 6.16 系统
      1. 6.16.1  电源管理模块 (PMM)
        1. 6.16.1.1 引言
        2. 6.16.1.2 概述
          1. 6.16.1.2.1 电源轨监视器
            1. 6.16.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.16.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.16.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.16.1.2.2 外部监控器使用情况
          3. 6.16.1.2.3 延迟块
          4. 6.16.1.2.4 内部 VDD LDO 稳压器 (VREG)
          5. 6.16.1.2.5 VREGENZ
        3. 6.16.1.3 外部元件
          1. 6.16.1.3.1 去耦电容器
            1. 6.16.1.3.1.1 VDDIO 去耦
            2. 6.16.1.3.1.2 VDD 去耦
        4. 6.16.1.4 电源时序
          1. 6.16.1.4.1 电源引脚联动
          2. 6.16.1.4.2 信号引脚电源序列
          3. 6.16.1.4.3 电源引脚电源序列
            1. 6.16.1.4.3.1 外部 VREG/VDD 模式序列
            2. 6.16.1.4.3.2 内部 VREG/VDD 模式序列
            3. 6.16.1.4.3.3 电源时序摘要和违规影响
            4. 6.16.1.4.3.4 电源压摆率
        5. 6.16.1.5 电源管理模块电气数据和时序
          1. 6.16.1.5.1 电源管理模块运行条件
          2. 6.16.1.5.2 电源管理模块特性
      2. 6.16.2  复位时序
        1. 6.16.2.1 复位源
        2. 6.16.2.2 复位电气数据和时序
          1. 6.16.2.2.1 复位 XRSn 时序要求
          2. 6.16.2.2.2 复位 XRSn 开关特性
          3. 6.16.2.2.3 复位时序图
      3. 6.16.3  时钟规格
        1. 6.16.3.1 时钟源
        2. 6.16.3.2 时钟频率、要求和特性
          1. 6.16.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.16.3.2.1.1 输入时钟频率
            2. 6.16.3.2.1.2 XTAL 振荡器特性
            3. 6.16.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
            4. 6.16.3.2.1.4 X1 时序要求
            5. 6.16.3.2.1.5 AUXCLKIN 时序要求
            6. 6.16.3.2.1.6 APLL 特性
            7. 6.16.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
            8. 6.16.3.2.1.8 内部时钟频率
        3. 6.16.3.3 输入时钟
        4. 6.16.3.4 XTAL 振荡器
          1. 6.16.3.4.1 引言
          2. 6.16.3.4.2 概述
            1. 6.16.3.4.2.1 电子振荡器
              1. 6.16.3.4.2.1.1 运行模式
                1. 6.16.3.4.2.1.1.1 晶体的工作模式
                2. 6.16.3.4.2.1.1.2 单端工作模式
              2. 6.16.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.16.3.4.2.2 石英晶体
            3. 6.16.3.4.2.3 GPIO 运行模式
          3. 6.16.3.4.3 正常运行
            1. 6.16.3.4.3.1 ESR – 有效串联电阻
            2. 6.16.3.4.3.2 Rneg - 负电阻
            3. 6.16.3.4.3.3 启动时间
            4. 6.16.3.4.3.4 DL – 驱动电平
          4. 6.16.3.4.4 如何选择晶体
          5. 6.16.3.4.5 测试
          6. 6.16.3.4.6 常见问题和调试提示
          7. 6.16.3.4.7 晶体振荡器规格
            1. 6.16.3.4.7.1 晶振等效串联电阻 (ESR) 要求
            2. 6.16.3.4.7.2 晶体振荡器参数
            3. 6.16.3.4.7.3 晶体振荡器电气特性
        5. 6.16.3.5 内部振荡器
          1. 6.16.3.5.1 INTOSC 特性
      4. 6.16.4  闪存参数
        1. 6.16.4.1 C29 闪存参数 
        2. 6.16.4.2 HSM 闪存参数 
      5. 6.16.5  存储器子系统 (MEMSS)
        1. 6.16.5.1 简介
        2. 6.16.5.2 特性
        3. 6.16.5.3 RAM 规格
      6. 6.16.6  调试/JTAG
        1. 6.16.6.1 JTAG 电气数据和时序
          1. 6.16.6.1.1 DEBUGSS 时序要求
          2. 6.16.6.1.2 DEBUGSS 开关特性
          3. 6.16.6.1.3 JTAG 时序图
          4. 6.16.6.1.4 SWD 时序图
      7. 6.16.7  GPIO 电气数据和时序
        1. 6.16.7.1 GPIO - 输出时序
          1. 6.16.7.1.1 通用输出开关特征
          2. 6.16.7.1.2 通用输出时序图
        2. 6.16.7.2 GPIO - 输入时序
          1. 6.16.7.2.1 通用输入时序要求
          2. 6.16.7.2.2 采样模式
        3. 6.16.7.3 输入信号的采样窗口宽度
      8. 6.16.8  实时直接存储器存取 (RTDMA)
        1. 6.16.8.1 简介
          1. 6.16.8.1.1 特性
          2. 6.16.8.1.2 方框图
      9. 6.16.9  低功耗模式
        1. 6.16.9.1 时钟门控低功耗模式
        2. 6.16.9.2 低功耗模式唤醒时序
          1. 6.16.9.2.1 空闲模式时序要求
          2. 6.16.9.2.2 空闲模式开关特性
          3. 6.16.9.2.3 空闲进入和退出时序图
          4. 6.16.9.2.4 STANDBY 模式时序要求
          5. 6.16.9.2.5 待机模式开关特征
          6. 6.16.9.2.6 待机进入和退出时序图
      10. 6.16.10 外部存储器接口 (EMIF)
        1. 6.16.10.1 异步存储器支持
        2. 6.16.10.2 同步 DRAM 支持
        3. 6.16.10.3 EMIF 电气数据和时序
          1. 6.16.10.3.1 EMIF 同步存储器时序要求
          2. 6.16.10.3.2 EMIF 同步存储器开关特征
          3. 6.16.10.3.3 EMIF 同步存储器时序图
          4. 6.16.10.3.4 EMIF 异步内存时序要求
          5. 6.16.10.3.5 EMIF 异步存储器开关特性
          6. 6.16.10.3.6 EMIF 异步存储器时序图
    17. 6.17 C29x 模拟外设
      1. 6.17.1 模拟子系统
        1. 6.17.1.1 特性
        2. 6.17.1.2 方框图
        3. 6.17.1.3 模拟引脚连接
      2. 6.17.2 模数转换器 (ADC)
        1. 6.17.2.1 ADC 可配置性
          1. 6.17.2.1.1 信号模式
        2. 6.17.2.2 ADC 电气数据和时序
          1. 6.17.2.2.1  ADC 运行条件：12 位、单端
          2. 6.17.2.2.2  ADC 运行条件：12 位、差分
          3. 6.17.2.2.3  ADC 运行条件：16 位、单端
          4. 6.17.2.2.4  ADC 运行条件：16 位、差分
          5. 6.17.2.2.5  ADC 时序要求
          6. 6.17.2.2.6  ADC 特性 - 12 位、单端
          7. 6.17.2.2.7  ADC 特性 - 12 位、差分
          8. 6.17.2.2.8  ADC 特性 - 16 位、单端
          9. 6.17.2.2.9  ADC 特性 - 16 位、差分
          10. 6.17.2.2.10 ADC INL 和 DNL
          11. 6.17.2.2.11 每个引脚的 ADC 性能
          12. 6.17.2.2.12 ADC 输入模型
          13. 6.17.2.2.13 ADC 时序图
      3. 6.17.3 温度传感器
        1. 6.17.3.1 温度传感器电气数据和时序
          1. 6.17.3.1.1 温度传感器特性
      4. 6.17.4 比较器子系统 (CMPSS)
        1. 6.17.4.1 CMPSS 连接图
        2. 6.17.4.2 方框图
        3. 6.17.4.3 CMPSS 电气数据和时序
          1. 6.17.4.3.1 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.17.4.3.2 CMPSS DAC 静态电气特性
          4. 6.17.4.3.3 CMPSS 示意图
      5. 6.17.5 缓冲数模转换器 (DAC)
        1. 6.17.5.1 缓冲 DAC 电气数据和时序
          1. 6.17.5.1.1 缓冲 DAC 运行条件
          2. 6.17.5.1.2 缓冲 DAC 电气特性
    18. 6.18 C29x 控制外设
      1. 6.18.1 增强型捕获 (eCAP)
        1. 6.18.1.1 eCAP 方框图
        2. 6.18.1.2 eCAP 同步
        3. 6.18.1.3 eCAP 电气数据和时序
          1. 6.18.1.3.1 eCAP 时序要求
          2. 6.18.1.3.2 eCAP 开关特性
      2. 6.18.2 高分辨率捕捉 (HRCAP)
        1. 6.18.2.1 eCAP 和 HRCAP 方框图
        2. 6.18.2.2 HRCAP 电气数据和时序
          1. 6.18.2.2.1 HRCAP 开关特性
          2. 6.18.2.2.2 HRCAP 图表
      3. 6.18.3 增强型脉宽调制器 (ePWM)
        1. 6.18.3.1 控制外设同步
        2. 6.18.3.2 ePWM 电气数据和时序
          1. 6.18.3.2.1 ePWM 时序要求
          2. 6.18.3.2.2 ePWM 开关特性
          3. 6.18.3.2.3 跳闸区输入时序
            1. 6.18.3.2.3.1 PWM 高阻态特征时序图
      4. 6.18.4 外部 ADC 转换启动电气数据和时序
        1. 6.18.4.1 外部 ADC 转换启动开关特性
        2. 6.18.4.2 ADCSOCAO 或ADCSOCBO 时序图
      5. 6.18.5 高分辨率脉宽调制器 (HRPWM)
        1. 6.18.5.1 HRPWM 电气数据和时序
          1. 6.18.5.1.1 高分辨率 PWM 特征
      6. 6.18.6 增强型正交编码器脉冲 (eQEP)
        1. 6.18.6.1 eQEP 电气数据和时序
          1. 6.18.6.1.1 eQEP 时序要求
          2. 6.18.6.1.2 eQEP 开关特性
      7. 6.18.7 Σ-Δ 滤波器模块 (SDFM)
        1. 6.18.7.1 SDFM 电气数据和时序
          1. 6.18.7.1.1 SDFM 电气数据和时序（同步 GPIO）
          2. 6.18.7.1.2 SDFM 电气数据和时序（使用 ASYNC）
            1. 6.18.7.1.2.1 使用异步 GPIO ASYNC 选项时的 SDFM 时序要求
            2. 6.18.7.1.2.2 使用同步 GPIO SYNC 选项时的 SDFM 时序要求
          3. 6.18.7.1.3 SDFM 时序图
    19. 6.19 C29x 通信外设
      1. 6.19.1 模块化控制器局域网 (MCAN)
      2. 6.19.2 快速串行接口 (FSI)
        1. 6.19.2.1 FSI 发送器
          1. 6.19.2.1.1 FSITX 电气数据和时序
            1. 6.19.2.1.1.1 FSITX 开关特性
            2. 6.19.2.1.1.2 FSITX 时序
        2. 6.19.2.2 FSI 接收器
          1. 6.19.2.2.1 FSIRX 电气数据和时序
            1. 6.19.2.2.1.1 FSIRX 时序要求
            2. 6.19.2.2.1.2 FSIRX 开关特性
            3. 6.19.2.2.1.3 FSIRX 时序
        3. 6.19.2.3 FSI SPI 兼容模式
          1. 6.19.2.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.19.2.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.19.2.3.1.2 FSITX SPI 信令模式时序
      3. 6.19.3 内部集成电路 (I2C)
        1. 6.19.3.1 I2C 电气数据和时序
          1. 6.19.3.1.1 I2C 时序要求
          2. 6.19.3.1.2 I2C 开关特性
          3. 6.19.3.1.3 I2C 时序图
      4. 6.19.4 电源管理总线 (PMBus) 接口
        1. 6.19.4.1 PMBus 电气数据和时序
          1. 6.19.4.1.1 PMBus 电气特性
          2. 6.19.4.1.2 PMBus 快速模式开关特性
          3. 6.19.4.1.3 PMBus 标准模式开关特性
      5. 6.19.5 串行外设接口 (SPI)
        1. 6.19.5.1 SPI 控制器模式时序
          1. 6.19.5.1.1 SPI 控制器模式开关特性 - 时钟相位为 0
          2. 6.19.5.1.2 SPI 控制器模式开关特性 - 时钟相位为 1
          3. 6.19.5.1.3 SPI 控制器模式时序要求
          4. 6.19.5.1.4 SPI 控制器模式时序图
        2. 6.19.5.2 SPI 外设模式时序
          1. 6.19.5.2.1 SPI 外设模式开关特性
          2. 6.19.5.2.2 SPI 外设模式时序要求
          3. 6.19.5.2.3 SPI 外设模式时序图
      6. 6.19.6 单边沿半字节传输 (SENT)
        1. 6.19.6.1 简介
        2. 6.19.6.2 特性
      7. 6.19.7 本地互连网络 (LIN)
      8. 6.19.8 EtherCAT 从属器件控制器 (ESC)
        1. 6.19.8.1 ESC 特性
        2. 6.19.8.2 ESC 子系统集成特性
        3. 6.19.8.3 EtherCAT IP 方框图
        4. 6.19.8.4 EtherCAT 电气数据和时序
          1. 6.19.8.4.1 EtherCAT 时序要求
          2. 6.19.8.4.2 EtherCAT 开关特性
          3. 6.19.8.4.3 EtherCAT 时序图
      9. 6.19.9 通用异步接收器/发送器 (UART)
  8. 7 详细说明
    1. 7.1  概述
    2. 7.2  功能方框图
    3. 7.3  错误信令模块 (ESM_C29)
      1. 7.3.1 简介
      2. 7.3.2 ESM 子系统
      3. 7.3.3 系统 ESM
    4. 7.4  错误聚合器
      1. 7.4.1 错误聚合器模块
      2. 7.4.2 错误聚合器接口
    5. 7.5  存储器
      1. 7.5.1 C29x 存储器映射
      2. 7.5.2 闪存映射
        1. 7.5.2.1 闪存 MAIN 区域地址映射（F29H85x，4MB）
        2. 7.5.2.2 闪存 MAIN 区域地址映射（F29H85x，2MB）
        3. 7.5.2.3 闪存 MAIN 区域地址映射（F29P58x，4MB）
        4. 7.5.2.4 闪存 MAIN 区域地址映射（F29P58x、F29P32x 2MB）
        5. 7.5.2.5 闪存 MAIN 区域地址映射（F29P329x，1MB）
        6. 7.5.2.6 闪存数据存储体地址映射 (128KB)
        7. 7.5.2.7 闪存数据存储体地址映射 (256KB)
        8. 7.5.2.8 闪存 BANKMGMT 区域地址映射
        9. 7.5.2.9 闪存 SECCFG 区域地址映射
      3. 7.5.3 外设寄存器内存映射
    6. 7.6  标识
    7. 7.7  引导 ROM
      1. 7.7.1 器件引导序列
      2. 7.7.2 器件引导模式
        1. 7.7.2.1 默认引导模式
        2. 7.7.2.2 自定义引导模式
      3. 7.7.3 器件引导配置
        1. 7.7.3.1 配置引导模式引脚
        2. 7.7.3.2 配置引导模式表选项
      4. 7.7.4 器件引导流程图
        1. 7.7.4.1 器件引导流程
        2. 7.7.4.2 CPU1 启动流程
        3. 7.7.4.3 仿真引导流程
        4. 7.7.4.4 独立引导流程
      5. 7.7.5 GPIO 分配
    8. 7.8  安全模块和加密加速器
      1. 7.8.1 信息安全模块
        1. 7.8.1.1 硬件安全模块 (HSM)
        2. 7.8.1.2 加密加速器
      2. 7.8.2 功能安全和信息安全单元 (SSU)
        1. 7.8.2.1 系统视图
    9. 7.9  C29x 子系统
      1. 7.9.1 C29 CPU 架构
      2. 7.9.2 外设中断优先级和扩展 (PIPE)
        1. 7.9.2.1 简介
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 中断概念
        2. 7.9.2.2 中断控制器架构
          1. 7.9.2.2.1 动态优先级仲裁块
          2. 7.9.2.2.2 后处理块
          3. 7.9.2.2.3 存储器映射寄存器
        3. 7.9.2.3 中断传播
      3. 7.9.3 数据记录和跟踪 (DLT)
        1. 7.9.3.1 简介
          1. 7.9.3.1.1 特性
            1. 7.9.3.1.1.1 方框图
      4. 7.9.4 波形分析仪诊断 (WADI)
        1. 7.9.4.1 WADI 概述
          1. 7.9.4.1.1 特性
          2. 7.9.4.1.2 方框图
          3. 7.9.4.1.3 说明
      5. 7.9.5 嵌入式实时分析和诊断 (ERAD)
      6. 7.9.6 处理器间通信 (IPC)
        1. 7.9.6.1 简介
      7. 7.9.7 看门狗
      8. 7.9.8 双时钟比较器 (DCC)
        1. 7.9.8.1 特性
        2. 7.9.8.2 DCCx 时钟源中断的映射
      9. 7.9.9 可配置逻辑块 (CLB)
    10. 7.10 锁步比较模块 (LCM)
  9. 8 应用、实施和布局
    1. 8.1 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
    2. 9.2 标识
    3. 9.3 工具与软件
    4. 9.4 文档支持
    5. 9.5 支持资源
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息
    2.     托盘
6.19.5.1.3 SPI 控制器模式时序要求
编号 (BRR + 1) 条件(1) 最小值 最大值 单位
高速模式
8 tsu(POCI)M SPICLK 之前 SPIPOCI 有效的设置时间 偶数，奇数 1 ns
9 th(POCI)M SPICLK 之后 SPIPOCI 有效的保持时间 偶数，奇数 5 ns
正常模式
8 tsu(POCI)M SPICLK 之前 SPIPOCI 有效的设置时间 偶数，奇数 20 ns
9 th(POCI)M SPICLK 之后 SPIPOCI 有效的保持时间 偶数，奇数 0 ns
(1) 当 (SPIBRR + 1) 为偶数或 SPIBRR 为 0 或 2 时，(BRR + 1) 条件为偶数。当 (SPIBRR + 1) 为奇数且 SPIBRR 大于 3 时，(BRR + 1) 条件为奇数。