ZHCADE7 November   2023 CDCE6214 , CDCE6214-Q1 , CDCE6214Q1TM , LMK00301 , LMK00304 , LMK00306 , LMK00308 , LMK00334 , LMK00334-Q1 , LMK00338 , LMK03318 , LMK03328 , LMK3H0102 , LMK6C , LMK6H , LMKDB1108 , LMKDB1120

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2PCIe 简介
    1. 2.1 PCIe 链路
  6. 3PCIe 时钟架构
    1. 3.1 通用时钟架构
    2. 3.2 独立参考架构
    3. 3.3 扩频时钟
    4. 3.4 PCIe REFCLK 拓扑
    5. 3.5 噪声折叠
  7. 4PCIe 时钟规格
    1. 4.1 REFCLK 输出格式
    2. 4.2 PCIe 抖动要求
    3. 4.3 PCIe 时域要求
  8. 5REFCLK 测量技术
    1. 5.1 时钟发生器测量结果
      1. 5.1.1 不带 SSC 的 PNA 测量结果
      2. 5.1.2 不带 SSC 的 PCIe 滤波的 PNA 结果
      3. 5.1.3 带 SSC 的 PNA 测量结果
      4. 5.1.4 带 SSC 的 PCIe 滤波的 PNA 结果
      5. 5.1.5 时域 PCIe 测量结果
    2. 5.2 时钟缓冲器测量结果
      1. 5.2.1 PNA 测量结果
      2. 5.2.2 PCIe 滤波的 PNA 结果
      3. 5.2.3 时域 PCIe 测量结果
  9. 6符合 PCIe 标准的德州仪器 (TI) 产品
  10. 7总结
  11. 8参考资料

4.3 PCIe 时域要求

除了 REFCLK 的抖动要求外，对各种时域参数也有限制。表 4-2 对这些限制进行了总结。这些限制不依赖于 PCIe 版本或时钟架构。

表 4-2 PCIe 时域参数
参数 PCIe 限制
VCross 250mV 至 550mV
VHigh 最低 +150mV
VLow 最高 –150mV
|VRingback|(1) 最低 100mV
周期 9.847ns 到 10.203ns
占空比 40%至60%
VOvershoot +300mV
VUndershoot -300mV
上升沿速率 0.6V/ns 至 4V/ns
下降沿速率 0.6V/ns 至 4V/ns
(1) PCIe VRingback 和 Intel® VRingback 的测量方法不同。Intel® 将其定义为在电压稳定在 VLow 或 VHigh 电平之前，发生下冲或过冲 (±200mV) 后允许达到的单端电压电平，但测量时使用的是 VLow 和 VHigh，而不是 GND

除非另有说明，否则使用差分波形测量表 4-2 中的参数，差分波形通常是高带宽示波器的数学通道，配置用于在两个单端波形之间进行减法。PCIe REFCLK 分析工具（如德州仪器 (TI) PCIe 参考时钟分析工具）使用单个波形并执行此计算。表 4-3 介绍了表 4-2 中的参数。

表 4-3 PCIe 参数说明
参数 说明
VCross 当 +REFCLK 和 -REFCLK 输出相对于系统 GND 相等时的单端电压，在 + 输出的上升沿测量，如在交流负载中测量
VHigh 高电平电压，在交流负载中测量
VLow 低电平电压，在交流负载中测量
VRingback 在交流负载中测量时，发生下冲或过冲后，电压稳定在 VLow 或 VHigh 电平之前，从 GND 测量允许达到的电压电平
周期 完整时钟周期的时间，在时钟上升沿之间测量，包括抖动和 SSC
占空比 时钟保持高电平的时间相对于整个时钟周期的百分比
VOvershoot 在交流负载中测量的时钟上升沿电压过冲
VUndershoot 在交流负载中测量的时钟下降沿电压下冲
上升沿速率 在交流负载中测量的时钟上升沿从 -150mV 过渡到 +150mV 的速率
下降沿速率 在交流负载中测量的时钟上升沿从 +150mV 过渡到 -150mV 的速率

当输出端接不当，导致反射时，VOvershoot、VUndershoot 和 VRingback 可能会违反 PCIe 规范匹配 REFCLK 源和接收器指定的阻抗对于更大限度地减少反射至关重要。有关正确端接 REFCLK 的指导，请参阅差分和单端信号的端接指南。