PCIe 应用的时钟
- ZHCADE7 November 2023 CDCE6214 , CDCE6214-Q1 , CDCE6214Q1TM , LMK00301 , LMK00304 , LMK00306 , LMK00308 , LMK00334 , LMK00334-Q1 , LMK00338 , LMK03318 , LMK03328 , LMK3H0102 , LMK6C , LMK6H , LMKDB1104 , LMKDB1108 , LMKDB1120 , LMKDB1202 , LMKDB1204

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PCIe 应用的时钟

本资源的原文使用英文撰写。为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。为确认准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。

摘要

快速外设组件互连 (PCIe) 是一个在主板上的 CPU 与外围设备之间传输数据的行业标准。此协议用于个人计算机、台式机、企业服务器等。本应用手册介绍了 PCIe 时钟基础知识。本出版物还介绍了时钟架构、PCIe 测试标准和后处理工具。

商标

Intel®is a reg TM ofIntel Corporation.

R&S®is a reg TM ofRohde & Schwarz.

Other TMs

1 引言

第一代 PCIe 始于 2003 年，即 PCIe 1.0。该标准由外设组件互连特别兴趣小组 (PCI-SIG) 制定。PCIe 取代了原来的并行通信总线 PCI。PCIe 使用串行点对点架构，可实现更高的数据传输速率，因为器件不会竞争总线上的带宽。PCIe 还采用差分 HCSL 或 LP-HCSL 时钟代替 PCI LVCMOS 时钟，从而实现更好的抗噪性，并采用展频时钟 (SSC) 来减少电磁干扰 (EMI)。本应用手册介绍了 PCIe 链路的时钟架构，以及抖动和波形完整性的测量技术。

2 PCIe 简介

2.1 PCIe 链路

在 PCIe 链路中，信号通过称为通道的连接对传输。一条通道用于发送数据 (TX)，另一条通道用于接收数据 (RX)。PCIe 是一种可扩展架构。每个链路可以同时由多达 32 个通道组成，以更大限度地提高数据吞吐量。大多数系统通常仅使用 16 个通道。图 2-1 展示了一个标准 PCIe 链路示例。

图 2-1 PCIe 链路

随着 PCIe 标准的发展，每个通道的原始比特率也有所提高。现代 PCIe 第 6 代允许 64Gb/s 的比特率。表 2-1 展示了每一代 PCIe 的数据速率。

表 2-1 按版本列出的 PCIe 标准比特率

PCIe 版本	首次推出年份	原始比特率
PCIe 1.1	2005	2.5Gb/s
PCIe 2.1	2009 年	5.0Gb/s
PCIe 3.1	2013	8.0Gb/s
PCIe 4.0	2017年	16.0Gb/s
PCIe 5.0	2019 年	32.0Gb/s
PCIe 6.0	2021 年	64.0Gb/s

PCIe 6.0 每字节 8 位，每通道每方向的数据吞吐量高达 8GB/s。在 16 通道系统中，吞吐量可达 256GB/s。

3 PCIe 时钟架构

在 PCIe 系统中，为发送器和接收器器件提供了参考时钟，称为 REFCLK。对于所有 PCIe 版本，REFCLK 都是 100MHz HCSL 时钟，表 3-1 展示了通用时钟架构按版本列出的最大频率稳定性要求。

表 3-1 按 PCIe 版本列出的 REFCLK 频率稳定性

PCIe 版本	频率稳定性 (ppm)⁽¹⁾
PCIe 1.1	±300
PCIe 2.1	±300
PCIe 3.1	±300
PCIe 4.0	±300
PCIe 5.0	±100
PCIe 6.0	±100

(1) 对于所有独立参考架构，无论比特率如何，REFCLK 的频率稳定性均为 ±100ppm。

这些时钟架构如下：

通用时钟 (CC)
展频通用时钟 (CCS)
独立基准无展频 (SRNS)
独立基准独立展频 (SRIS)

3.1 通用时钟架构

在通用时钟 (CC) 架构中，发送器和接收器器件均由同一 PLL 提供时钟。图 3-1 展示了此架构的方框图。通用时钟是广泛受支持的 PCIe 时钟架构。此架构可轻松支持两个 PCIe 器件上的 SSC，以降低 EMI，从而实现展频通用时钟 (CCS)。图 3-1 展示了典型的通用时钟架构。

图 3-1 通用时钟架构

3.2 独立参考架构

在独立参考架构中，发送器和接收器器件使用不同的时钟源。图 3-2 展示了此架构的方框图。使用 SRNS 或 SNIS 的系统必须考虑使用弹性缓冲器的 TX 和 RX 器件之间的时钟移位。允许最高 600ppm 的时钟差异，从而导致每 1666 个时钟发生一次时钟移位。在 SNIS 中，SSC 又增加了 5000ppm 的移位，从而导致每 178 个时钟发生一次时钟移位。由于数据有效负载大小会发生变化，支持 SRIS 架构的元件的弹性缓冲器可能比支持 SRNS 的元件的弹性缓冲器需要更多条目。

图 3-2 独立参考架构

3.3 扩频时钟

通用时钟和独立参考架构均支持展频时钟。使用 SSC 时，时钟频率被调制，从而将辐射发射分布在多个频率上，而不是单个峰值频率上。这种频率调制会增加抖动。通用时钟 PCIe 系统指定 30kHz 至 33kHz 之间的调制频率，扩展范围在 0% 和 -0.5% 之间，称为向下展频 SSC。对于独立参考架构，扩展范围为 0% 至 -0.3%。图 3-3 展示了不带 SSC 时的峰值能量与带 -0.5% 向下展频 SSC 时的峰值能量之间的差异。-5dB 处的单个 100MHz 峰值适用于不带 SSC 的情况。启用 -0.5% 向下展频 SSC 后，能量峰值为 -14dB。

如果 100MHz REFCLK 具有 -0.5% 向下展频 SSC，PCIe 器件必须能够承受 100MHz 的较大 ppm 变化：在典型频率稳定性预算中为 100ppm，在时钟频率扩展中为 2500ppm。此规格通常表示为 -100ppm 至 +2600ppm。在 SRIS 中，允许的最大向下展频 SSC 为 -0.3%。这种情况下的总频率稳定性为 -100ppm 至 +1600ppm。

图 3-3 不带 SSC 和 -0.5% 向下展频 SSC 时为 100MHz REFCLK

对于通用时钟架构，两个时钟的抖动相同。因此，对于独立参考架构的 SSC，时钟可以是独立基准无展频 (SRNS) 或独立基准独立展频 (SRIS)。使用 SRIS 时，发送器和接收器在任何给定时间的时钟频率都不同。在这种情况下，两个 PCIe 器件都会通过实现缓冲器来解决时钟频率差异问题。

3.4 PCIe REFCLK 拓扑

图 3-4 展示了典型的通用时钟架构设置及数据传输路径。发送器由 TX PLL 和 TX Latch 组成，接收器由 RX PLL、RX 时钟数据恢复 (CDR) 和 RX 锁存器组成。将 REFCLK 提供给发送器和接收器，但接收器处的抖动受到两个 PCIe 器件的 PLL、接收器的 CDR，以及 REFCLK 通过两条路径传输到 RX 锁存器之间的延迟的影响。

方程式 5 展示了 REFCLK 在 RX 锁存器处的影响的总体传递函数。阻尼因子 ζ 和频率 f 的值由 PCIe 标准根据版本设置。TX 和 RX 的 PLL 用作二阶低通滤波器。在 PCIe 第 4 代之前，CDR 充当一阶高通滤波器。对于 PCIe 第 5 代和 PCIe 第 6 代，CDR 充当二阶高通滤波器。

图 3-4 REFCLK 通用时钟分配

方程式 1.

$T X P L L ： H_{1} (s) = \frac{2 s ζ_{1} ω_{n 1} + ω_{n 1}^{2}}{s^{2} + ζ_{1} ω_{n 1} + ω_{n 1}^{2}} ： W h e r e ω_{n 1} = {2 π f}_{n 1}$

方程式 2.

$R X P L L ： H_{2} (s) = \frac{2 s ζ_{2} ω_{n 2} + ω_{n 2}^{2}}{s^{2} + s ζ_{2} ω_{n 2} + ω_{n 2}^{2}}$

方程式 3.

$C D R ： {高电平}_{3} (s) = \frac{s}{s + ω_{n 3}^{2}}$

方程式 4.

$D e l t a B e t W e e n R E F C L K P a t h s ： | T 1 - T 2 |$

方程式 5.

$O v e r a l l T r a n s f e r F u n c t i o n ： H (s) = (H_{1} (s) e^{- s t} - H_{2} (s)) H_{3} (s) o r H (s) = (H_{2} (s) e^{- s t} - H_{1} (s)) H_{3} (s), W h i c h e v e r i s l a r g e r$

对于 PCIe 第 5 代和 PCIe 第 6 代，CDR 的定义不同。对于这些版本，CDR 由二阶高通滤波器表示。方程式 6 是该滤波器的公式。

方程式 6.

$P C I e G e n 5.0 / 6.0 C D R ： {高电平}_{3} (s) = \frac{s^{2}}{(s + ω_{0}) \times (s + ω_{1})} \times \frac{s^{2} + 2 s ζ_{2} ω_{n 0} + ω_{0}^{2}}{s^{2} + s ζ_{1} ω_{n 0} + ω_{0}^{2}} \times \frac{s}{s + ω_{L F}}, W h e r e ζ_{1} = \frac{1}{\sqrt{2}} & ζ_{2} = 1$

对于 PCIe 第 5 代，ω₀ = 20 × 10⁶ × 2π，ω₁ =1.1 × 10⁶ × 2π，ω_LF = 160 × 10³ × 2π

对于 PCIe 第 6 代，ω₀ = 10 × 10⁶ × 2π，ω₁ =3.88 × 10⁶ × 2π，ω_LF = 87 × 10³ × 2π

图 3-5 PCIe 带宽可视化

图 3-5 是 PCIe 第 6 代系统带宽的可视化表示。表 3-2 提供了第 6 代 PCIe 抖动滤波器特性。有 16 种可能的抖动滤波器组合。PCIe 标准列出了每一版本的完整抖动滤波器特性。各个版本的 ω 和 ζ 的值不同。

表 3-2 PCIe 第 6 代抖动滤波器特性

PLL1 特性	PLL 2 特性	CDR 特性
ω_n1 = 0.112Mrad/s ζ₁ = 14	ω_n1 = 0.112Mrad/s ζ₁ = 14	BW_CDR = 10MHz，二阶
ω_n1 = 0.224Mrad/s ζ₁ = 14	ω_n1 = 0.224Mrad/s ζ₁ = 14	BW_CDR = 10MHz，二阶
ω_n1 = 1.50Mrad/s ζ₁ = 0.73	ω_n1 = 1.50Mrad/s ζ₁ = 0.73	BW_CDR = 10MHz，二阶
ω_n1 = 3.00Mrad/s ζ₁ = 0.73	ω_n1 = 3.00Mrad/s ζ₁ = 0.73	BW_CDR = 10MHz，二阶

PLL1 特性

PLL 2 特性

CDR 特性

ω_n1 = 0.112Mrad/s

ζ₁ = 14

ω_n1 = 0.112Mrad/s

ζ₁ = 14

BW_CDR = 10MHz，二阶

ω_n1 = 0.224Mrad/s

ζ₁ = 14

ω_n1 = 0.224Mrad/s

ζ₁ = 14

BW_CDR = 10MHz，二阶

ω_n1 = 1.50Mrad/s

ζ₁ = 0.73

ω_n1 = 1.50Mrad/s

ζ₁ = 0.73

BW_CDR = 10MHz，二阶

ω_n1 = 3.00Mrad/s

ζ₁ = 0.73

ω_n1 = 3.00Mrad/s

ζ₁ = 0.73

BW_CDR = 10MHz，二阶

3.5 噪声折叠

PCIe 标准允许在实施噪声折叠时使用相位噪声分析仪进行相位抖动测量。噪声折叠是信号在本底噪声处的平坦延伸。每个噪声折叠 都是信号的 50MHz 扩展。噪声折叠必须在距离载波高达 200MHz 的范围内实现，或执行三个噪声折叠。然后用噪声折叠信号计算接收器处的相位噪声。

4 PCIe 时钟规格

4.1 REFCLK 输出格式

在 PCIe 系统中，REFCLK 是一种差分高速电流转向逻辑 (HCSL) 时钟。HCSL 驱动器将电流拉入外部 50Ω 负载。低功耗 HCSL (LP-HCSL) 可降低驱动器的功耗，并将终端电阻集成到驱动器中，从而无需外部元件。与 HCSL 相比，LP-HCSL 驱动器更加能够驱动长布线，并且能够进行交流耦合，而无需改变端接或摆幅。图 4-1 和图 4-2 分别展示了 HCSL 和 LP-HCSL 的驱动程序。

图 4-1 HCSL 输出端接

图 4-2 LP-HCSL 输出端接

4.2 PCIe 抖动要求

对于通用时钟架构，PCIe 标准设置了通过滤波器允许的 RMS 抖动的上限，方程式 5 对此滤波器进行了定义。此限制适用于给定版本中的每个滤波器组合。如果一组滤波器后的抖动超过限制，则 REFCLK 不满足该 PCIe 版本的要求。表 4-1 展示了应用滤波后通用时钟架构的抖动限制。请注意，这些限制适用于 CC 和 CCS。对于独立参考架构，PCIe 标准没有设置相位抖动限制；相反，这些限制由设计系统的工程师决定。

表 4-1 PCIe 各版本 REFCLK 相位抖动限制

PCIe 版本	REFCLK 相位抖动限制 (ps RMS)
PCIe 1.1	86
PCIe 2.1	3.1
PCIe 3.1	1.0
PCIe 4.0	0.5
PCIe 5.0	0.15
PCIe 6.0	0.1

4.3 PCIe 时域要求

除了 REFCLK 的抖动要求外，对各种时域参数也有限制。表 4-2 对这些限制进行了总结。这些限制不依赖于 PCIe 版本或时钟架构。

表 4-2 PCIe 时域参数

参数	PCIe 限制
V_Cross	250mV 至 550mV
V_High	最低 +150mV
V_Low	最高 –150mV
\|V_Ringback\|^⁽¹⁾	最低 100mV
周期	9.847ns 到 10.203ns
占空比	40%至60%
V_Overshoot	+300mV
V_Undershoot	-300mV
上升沿速率	0.6V/ns 至 4V/ns
下降沿速率	0.6V/ns 至 4V/ns

(1) PCIe V_Ringback 和 Intel® V_Ringback 的测量方法不同。Intel^® 将其定义为在电压稳定在 V_Low 或 V_High 电平之前，发生下冲或过冲 (±200mV) 后允许达到的单端电压电平，但测量时使用的是 V_Low 和 V_High，而不是 GND

除非另有说明，否则使用差分波形测量表 4-2 中的参数，差分波形通常是高带宽示波器的数学通道，配置用于在两个单端波形之间进行减法。PCIe REFCLK 分析工具（如德州仪器 (TI) PCIe 参考时钟分析工具）使用单个波形并执行此计算。表 4-3 介绍了表 4-2 中的参数。

表 4-3 PCIe 参数说明

参数	说明
V_Cross	当 +REFCLK 和 -REFCLK 输出相对于系统 GND 相等时的单端电压，在 + 输出的上升沿测量，如在交流负载中测量
V_High	高电平电压，在交流负载中测量
V_Low	低电平电压，在交流负载中测量
V_Ringback	在交流负载中测量时，发生下冲或过冲后，电压稳定在 V_Low 或 V_High 电平之前，从 GND 测量允许达到的电压电平
周期	完整时钟周期的时间，在时钟上升沿之间测量，包括抖动和 SSC
占空比	时钟保持高电平的时间相对于整个时钟周期的百分比
V_Overshoot	在交流负载中测量的时钟上升沿电压过冲
V_Undershoot	在交流负载中测量的时钟下降沿电压下冲
上升沿速率	在交流负载中测量的时钟上升沿从 -150mV 过渡到 +150mV 的速率
下降沿速率	在交流负载中测量的时钟上升沿从 +150mV 过渡到 -150mV 的速率

当输出端接不当，导致反射时，V_Overshoot、V_Undershoot 和 V_Ringback 可能会违反 PCIe 规范匹配 REFCLK 源和接收器指定的阻抗对于更大限度地减少反射至关重要。有关正确端接 REFCLK 的指导，请参阅差分和单端信号的端接指南。

5 REFCLK 测量技术

为了测量 REFCLK 的性能，可以使用相位噪声分析仪 (PNA) 来测量抖动的频域，即相位噪声。可以将输出布线输出到文本文件，然后可以通过 PCIe 处理工具进行后处理。较新的 PNA（例如本文中使用的 R&S® FWSP）能够支持 SSC 和非 SSC 相位噪声数据收集，从而允许对展频时钟进行后处理。图 5-1 展示了 PNA 测量的测试设置。表 5-1 列出了 REFCLK 测量中使用的设备和器件。

图 5-1 PNA 测量的测试设置

表 5-1 REFCLK 测量中使用的设备

低噪声源	受测器件 (DUT)	平衡-非平衡变压器	测量设备
R&S® SMA100B Agilent E5052B	LMK3H0102 LMKDB1120^⁽¹⁾	Mini-Circuits^® ADTL2-18	R&S® FSWP^⁽²⁾ Agilent DSO80804B^⁽³⁾

低噪声源

受测器件 (DUT)

平衡-非平衡变压器

测量设备

R&S® SMA100B

Agilent E5052B

LMK3H0102

LMKDB1120^⁽¹⁾

Mini-Circuits^® ADTL2-18

R&S® FSWP^⁽²⁾

Agilent DSO80804B^⁽³⁾

(1) LMKDB1120 器件使用 R&S® SMA100B 作为 PCIe 测量的低噪声时钟源。使用低噪声源对于准确测量抖动至关重要。

(2) R&S® FSWP 用于频域测量。

(3) Agilent DSO80804B 用于时域测量。