ZHCA964A September   2019  – July 2020 TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-EP , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384S , TMS320F28386D , TMS320F28386S , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DK-Q1

 

  1.   商标
  2. 1简介
  3. 2从硬件角度介绍 CLB
    1. 2.1 CLB 如何工作
    2. 2.2 CLB 的系统级视图
    3. 2.3 深入探讨 CLB 架构
      1. 2.3.1 输入多路复用器
      2. 2.3.2 （输出的）外设多路复用器
      3. 2.3.3 CLB 逻辑块
        1. 2.3.3.1 查找表 (LUT)
        2. 2.3.3.2 有限状态机 (FSM)
        3. 2.3.3.3 计数器
  4. 3CLB 用例概述
    1. 3.1 CLB 示例 16 – 将两个 EPWM 输出与来自 CPREG 寄存器的信号组合在一起
    2. 3.2 CLB 示例 17 – 使用 CPU 信号修改外设输入信号
    3. 3.3 CLB 示例 18 – 创建您自己的外设来替代 ECAP3
    4. 3.4 CLB 示例 19 – 仅使用外部信号来创建您自己的外设
  5. 4FPGA 至 CLB 逻辑转换示例 16
    1. 4.1 原始 FPGA 设计
      1. 4.1.1 FPGA 胶合逻辑的原理图
      2. 4.1.2 胶合逻辑的 VHDL 代码
      3. 4.1.3 测试输入的 VHDL 代码
      4. 4.1.4 FPGA 胶合逻辑仿真波形
    2. 4.2 FPGA 到 CLB 的转换过程
      1. 4.2.1 将 PWM 发生器映射到 EPWM 外设
      2. 4.2.2 将 VHDL 中的胶合逻辑映射到 CLB
        1. 4.2.2.1 输入
        2. 4.2.2.2 逻辑分配
        3. 4.2.2.3 输出
    3. 4.3 生成的 C2000 设计
      1. 4.3.1 信号连接
      2. 4.3.2 仿真波形
      3. 4.3.3 ControlCard、LaunchPad 波形
  6. 5参考文献
  7. 6修订历史记录

2.3.3.2 有限状态机 (FSM)

图 2-13 显示了 CLB 逻辑块的有限状态机块。FSM 由三个 LUT4 组合块和两个寄存器位（S0 和 S1）组成，由 CLB 时钟对其进行计时。两个 LUT4 块用于馈送 S0 和 S1 的新状态，FSM EXT_IN0 和 EXT_IN1，以及 S0 和 S1 的旧状态则作为 LUT4 的输入。在 CLB 时钟的每个上升沿，都会更新新状态（根据相应 LUT4 内部的逻辑）。S0 和 S1 状态也可用作 FSM 模块的输出，以成为共享 CLB 逻辑总线的 32 个位中的 2 位。第三个 LUT4 块以两种可编程模式运行。在一种模式下，它获取与其他两个 LUT4 块相同的输入。在另一种模式下，S0 或 S1 输入由 EXTRA_EXT_IN0 和 EXTRA_EXT_IN1 输入替换，以扩展可用于驱动 FSM_LUT_OUT 输出的逻辑组合的数量。该 FSM 输出也成为共享 CLB 逻辑总线的一部分，通过该总线可以将其馈送至其他逻辑块和 HLC。用于确定三个 LUT4 块和两个模式多路复用器内部逻辑方程的控制位由相应的 CLB 配置寄存器进行控制，这些寄存器又由 SysConfig 工具生成的代码进行配置。

GUID-E2274DF9-D0D0-491B-8C47-A550F91258D2-low.png图 2-13 CLB FSM 块