ZHCSEC3G October 2015 – June 2026 DP83867CS , DP83867E , DP83867IS
PRODUCTION DATA
所有 RGMII 信号都是正逻辑。8 位数据通过利用两个时钟边沿进行多路复用。低 4 位在正时钟沿锁存，高 4 位在后时钟沿锁存。使用相同的技术将控制信号多路复用到单个时钟周期中。
为了降低 RGMII 接口的功耗，TXEN_ER 和 RXDV_ER 进行了编码，可在网络正常运行期间更大限度地减少转换。这可以通过以下编码方法来实现。请注意，GMII_TX_ER 和 GMII_TX_EN 的值在时钟的上升沿有效。在 RGMII 模式下，GMII_TX_ER 出现在 TX_CTRL 上 GTX_CLK 时钟的下降沿。RX_CTRL 编码的实现方式相同。
当接收到没有错误的有效帧时，RX_CTRL = True 在 RX_CLK 上升沿生成为逻辑高电平，RX_CTRL = False 在 RX_CLK 下降沿生成为逻辑高电平。当未接收到帧时，RX_CTRL = False 在 RX_CLK 上升沿生成为逻辑低电平，RX_CTRL = False 在 RX_CLK 下降沿生成为逻辑低电平。
TX_CTRL 以类似的方式处理。在正常帧发送期间，信号在 GTX_CLK 的两个边沿都保持逻辑高电平，在没有指示错误的帧之间的期间，信号在两个边沿都保持低电平。