5 引脚配置和功能

DP83867CS DP83867IS DP83867E RGZ 封装 48 引脚 VQFN 俯视图

图 5-1 RGZ 封装
48 引脚 VQFN
俯视图

表 5-1 引脚功能

引脚		类型⁽¹⁾	说明
名称	编号	类型⁽¹⁾	说明
MAC 接口 (SGMII，RGMII)
TX_D3	25	I，PD	发送数据位 3：该信号在 RGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到发送时钟 GTX_CLK。
TX_D2	26	I，PD	发送数据位 2：该信号在 RGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到发送时钟 GTX_CLK。
SGMII_SIP	27	I，PD	差分 SGMII 数据输入：该信号在 SGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到差分 SGMII 时钟输入。在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
TX_D1	27	I，PD	发送数据位 1：该信号在 RGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到发送时钟 GTX_CLK。
SGMII_SIN	28	I，PD	差分 SGMII 数据输入：该信号在 SGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到差分 SGMII 时钟输入。在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
TX_D0	28	I，PD	发送数据位 0：该信号在 RGMII 模式下将数据从 MAC 端传输至 PHY 端。该引脚同步到发送时钟 GTX_CLK。
GTX_CLK	29	I，PD	RGMII 发送时钟：该连续时钟信号由 MAC 层提供给 PHY。标称频率为 125MHz。
RX_CLK	32	O	RGMII 接收时钟：为不同工作模式提供恢复后的接收时钟： 10Mbps 模式下为 2.5MHz。 100Mbps 模式下为 25MHz。 1000Mbps 模式下为 125MHz。
SGMII_COP	33	S，O	差分 SGMII 时钟输出：该信号是 PHY 在 SGMII 模式下驱动的连续 625MHz 时钟信号。在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
RX_D0	33	S，O，PD	接收数据位 0：该信号在 RGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到接收时钟 RX_CLK。
SGMII_CON	34	S，O，PD	差分 SGMII 时钟输出：该信号是 PHY 在 SGMII 模式下驱动的连续 625MHz 时钟信号。在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
RX_D1	34	O，PD	接收数据位 1：该信号在 RGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到接收时钟 RX_CLK。
SGMII_SOP	35	S，O，PD	差分 SGMII 数据输出：该信号在 SGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到差分 SGMII 时钟输出。
SGMII_SOP	35	S，O，PD	在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
RX_D2	35	S，O，PD	接收数据位 2：该信号在 RGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到接收时钟 RX_CLK。
SGMII_SON	36	S，O，PD	差分 SGMII 数据输出：该信号在 SGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到差分 SGMII 时钟输出。在 SGMII 模式下运行时，该引脚可以通过 0.1µF 电容器交流耦合到 MAC 端。
RX_D3	36	O，PD	接收数据位 3：该信号在 RGMII 模式下将数据从 PHY 端传输至 MAC 端。该引脚同步到接收时钟 RX_CLK。
TX_CTRL	37	I，PD	发送控制：在 RGMII 模式下，该引脚使用时钟的双沿组合 GMII 模式的发送使能和发送错误信号。
RX_CTRL	38	S，O，PD	接收控制：在 RGMII 模式下，接收数据有效信号和接收错误信号合并为 RXDV_ER，利用接收时钟 (RX_CLK) 的上升沿和下降沿进行双边沿传输。
通用 I/O
GPIO_0	39	S，O，PD	通用 I/O：该信号提供一个多功能可配置 I/O。有关详细信息，请参阅 GPIO_MUX_CTRL 寄存器。
GPIO_1	40	S，O，PD	通用 I/O：该信号提供一个多功能可配置 I/O。有关详细信息，请参阅 GPIO_MUX_CTRL 寄存器。
管理接口
MDC	16	I，PD	管理数据时钟：MDIO 串行管理输入和输出数据的同步时钟。该时钟可以与 MAC 发送与接收时钟异步。最大时钟速率为 25MHz，无最小值。
MDIO	17	I/O	管理数据 I/O：双向管理指令和数据信号，可由管理站或 PHY 发出。该引脚需要上拉电阻器。IEEE 指定的电阻值为 1.5kΩ，但 2.2kΩ 是可以接受的。
INT / PWDN	44	I/O，PU	中断/断电：该引脚的默认功能是断电。断电：此为低电平有效输入。将该信号置位为低电平可使器件进入断电工作模式。在此模式下，器件会断电并消耗最小功率。可通过管理接口访问寄存器，以配置器件并使其上电。中断：将该引脚用作中断引脚时，该引脚使用开漏架构。TI 建议使用一个连接到 VDDIO 电源的 2.2kΩ 外部电阻。
复位
RESET_N	43	I，PU	复位：低电平有效 RESET 会初始化或重新初始化 DP83867。所有内部寄存器在 RESET 置为有效时均重新初始化为默认状态。RESET 输入必须保持低电平至少 1µs。
时钟接口
XI	15	I	晶体/振荡器输入：25MHz 振荡器或晶体输入(50ppm)
XO	14	O	晶体输出：25MHz 晶体的第二接线端。若使用时钟振荡器，则须保持悬空。
CLK_OUT	18	O	时钟输出：输出时钟
JTAG 接口
JTAG_CLK	20	I，PU	JTAG 测试时钟：符合 IEEE 1149.1 标准的测试时钟输入，所有测试逻辑输入和输出的主时钟源，由测试实体控制。支持最大时钟频率为 2.5MHz。
JTAG_TDO	21	O	JTAG 测试数据输出：符合 IEEE 1149.1 标准的测试数据输出引脚，最新测试结果通过 TDO 从器件中扫描输出。
JTAG_TMS	22	I，PU	JTAG 测试模式选择：符合 IEEE 1149.1 标准的测试模式选择引脚，TMS 引脚为 TAP 控制器（16 状态 FSM）提供时序控制，用以选择所需测试指令。TI 建议将 JTAG_TMS 保持高电平并施加 3 个时钟周期以复位 JTAG。
JTAG_TDI	23	I，PU	JTAG 测试数据输入：符合 IEEE 1149.1 标准的测试数据输入引脚，测试数据通过 TDI 扫描输入到器件中。
LED 接口
LED_2	45	S，I/O，PD	LED_2：默认情况下，此引脚表示接收或发送活动。其他功能可通过 LEDCR1[11:8] 寄存器位配置。
LED_1	46	S，I/O，PD	LED_1：默认情况下，此引脚表示 1000BASE-T 链接已建立。其他功能可通过 LEDCR1[7:4] 寄存器位配置。
LED_0	47	S，I/O，PD	LED_0：默认情况下，此引脚指示链路已建立。其他功能可通过 LEDCR1[3:0] 寄存器位配置。
媒体相关接口
TD_P_A	1	A	差分发送和接收信号
TD_M_A	2	A	差分发送和接收信号
TD_P_B	4	A	差分发送和接收信号
TD_M_B	5	A	差分发送和接收信号
TD_P_C	7	A	差分发送和接收信号
TD_M_C	8	A	差分发送和接收信号
TD_P_D	10	A	差分发送和接收信号
TD_M_D	11	A	差分发送和接收信号
其他引脚
RBIAS	12	A	偏置电阻连接。可从 RBIAS 引脚对地连接一个 11kΩ ±1% 的电阻。
电源和接地引脚
VDDA2P5	3、9	P	2.5V 模拟电源 (±5%)。每个引脚均需对地连接 1µF 和 0.1µF 电容。
VDD1P0	6、24、31、42	P	1V 模拟电源 (+15.5%, –5%)。每个引脚均需对地连接 1µF 和 0.1µF 电容。
VDDA1P8	13、48	P	1.8V 模拟电源 (±5%)。该引脚无需外部电源。不使用时，该引脚不得连接任何电路。为了进一步节能，可将一个外部 1.8V 电源连接到这些引脚。使用外部电源时，每个引脚均需对地连接 1µF 和 0.1µF 电容。
VDDIO	19、30、41	P	I/O 电源：1.8V (±5%)、2.5V (±5%) 或 3.3V (±5%)。每个引脚均需对地连接 1µF 和 0.1µF 电容
GND	裸片连接焊盘	P	接地

(1) 下面的列表定义了每个引脚的功能。

类型：I 输入
类型：O 输出
类型：I/O 输入/输出
类型：PD、PU 内部下拉/上拉
类型：S 配置引脚
类型：P 电源或 GND
类型：A 模拟引脚