ZHCSEC3G October   2015  – June 2026 DP83867CS , DP83867E , DP83867IS

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
    1. 5.1 未使用的引脚
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  上电时序
    7. 6.7  复位时序
    8. 6.8  MII 串行管理时序
    9. 6.9  SGMII 时序
    10. 6.10 RGMII 时序
    11. 6.11 DP83867E 帧起始检测时序
    12. 6.12 DP83867IS/CS 帧起始检测时序
    13. 6.13 时序图
    14. 6.14 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 WoL（局域网唤醒）数据包检测
        1. 7.3.1.1 魔术包结构
        2. 7.3.1.2 魔术包示例
        3. 7.3.1.3 局域网唤醒配置和状态
      2. 7.3.2 IEEE 1588 时间戳帧起始检测
        1. 7.3.2.1 SFD 延迟差和确定性
          1. 7.3.2.1.1 引导器模式下的 1000Mb SFD 变化
          2. 7.3.2.1.2 跟随器模式下的 1000Mb SFD 变化
          3. 7.3.2.1.3 100Mb SFD 变化
      3. 7.3.3 时钟输出
    4. 7.4 器件功能模式
      1. 7.4.1 MAC 接口
        1. 7.4.1.1 串行 GMII (SGMII)
        2. 7.4.1.2 简化 GMII (RGMII)
          1. 7.4.1.2.1 1000Mbps 模式运行
          2. 7.4.1.2.2 1000Mbps 模式定时
          3. 7.4.1.2.3 10Mbps 和 100Mbps 模式
      2. 7.4.2 串行管理接口
        1. 7.4.2.1 扩展地址空间访问
          1. 7.4.2.1.1 写入地址操作
          2. 7.4.2.1.2 读取地址操作
          3. 7.4.2.1.3 写入（无后增量）操作
          4. 7.4.2.1.4 读取（无后增量）操作
          5. 7.4.2.1.5 写入（有后增量）操作
          6. 7.4.2.1.6 读取（有后增量）操作
          7. 7.4.2.1.7 使用间接寄存器访问的读取操作示例
          8. 7.4.2.1.8 使用间接寄存器访问的写入操作示例
      3. 7.4.3 自动协商
        1. 7.4.3.1 速度和双工选择 - 优先级分辨率
        2. 7.4.3.2 引导器和跟随器分辨率
        3. 7.4.3.3 暂停和对称暂停分辨率
        4. 7.4.3.4 下一页支持
        5. 7.4.3.5 并行检测
        6. 7.4.3.6 重启自动协商
        7. 7.4.3.7 启用通过软件自动协商
        8. 7.4.3.8 自动协商完成时间
        9. 7.4.3.9 自动 MDIX 分辨率
      4. 7.4.4 回送模式
        1. 7.4.4.1 近端环回
          1. 7.4.4.1.1 MII 环回
          2. 7.4.4.1.2 PCS 环回
          3. 7.4.4.1.3 数字环回
          4. 7.4.4.1.4 模拟环回
        2. 7.4.4.2 外部环回
        3. 7.4.4.3 远端（反向）环回
      5. 7.4.5 BIST 配置
      6. 7.4.6 电缆诊断
        1. 7.4.6.1 TDR
        2. 7.4.6.2 能量检测
        3. 7.4.6.3 快速链路丢弃 (FLD)
        4. 7.4.6.4 快速链路检测
        5. 7.4.6.5 速度优化
        6. 7.4.6.6 镜像模式
        7. 7.4.6.7 中断
        8. 7.4.6.8 IEEE 802.3 测试模式
    5. 7.5 编程
      1. 7.5.1 搭接配置
      2. 7.5.2 LED 配置
      3. 7.5.3 LED 由 1.8V I/O VDD 电源供电
      4. 7.5.4 PHY 地址配置
      5. 7.5.5 复位操作
        1. 7.5.5.1 硬件复位
        2. 7.5.5.2 IEEE 软件复位
        3. 7.5.5.3 全局软件复位
        4. 7.5.5.4 全局软件重启
        5. 7.5.5.5 PCS 重启
      6. 7.5.6 节能模式
        1. 7.5.6.1 IEEE 断电
        2. 7.5.6.2 深度省电模式
        3. 7.5.6.3 主动睡眠
        4. 7.5.6.4 被动睡眠
  9. 8 寄存器
    1.     99
      1. 8.1.1   基本模式控制寄存器 (BMCR)
      2. 8.1.2   基本模式状态寄存器 (BMSR)
      3. 8.1.3   PHY 标识符寄存器 #1 (PHYIDR1)
      4. 8.1.4   PHY 标识符寄存器 #2 (PHYIDR2)
      5. 8.1.5   自协商通告寄存器 (ANAR)
      6. 8.1.6   自协商链路伙伴能力寄存器 (ANLPAR)（基础页）
      7. 8.1.7   自动协商扩展寄存器 (ANER)
      8. 8.1.8   自协商下一页发送寄存器 (ANNPTR)
      9. 8.1.9   自协商下一页接收寄存器 (ANNPRR)
      10. 8.1.10  1000BASE-T 配置寄存器 (CFG1)
      11. 8.1.11  状态寄存器 1 (STS1)
      12. 8.1.12  扩展寄存器寻址
        1. 8.1.12.1 寄存器控制寄存器 (REGCR)
        2. 8.1.12.2 地址或数据寄存器 (ADDAR)
      13. 8.1.13  1000BASE-T 状态寄存器 (1KSCR)
      14. 8.1.14  PHY 控制寄存器 (PHYCR)
      15. 8.1.15  PHY 状态寄存器 (PHYSTS)
      16. 8.1.16  MII 中断控制寄存器 (MICR)
      17. 8.1.17  中断状态寄存器 (ISR)
      18. 8.1.18  配置寄存器 2 (CFG2)
      19. 8.1.19  接收错误计数器寄存器 (RECR)
      20. 8.1.20  BIST 控制寄存器 (BISCR)
      21. 8.1.21  状态寄存器 2 (STS2)
      22. 8.1.22  LED 配置寄存器 1 (LEDCR1)
      23. 8.1.23  LED 配置寄存器 2 (LEDCR2)
      24. 8.1.24  LED 配置寄存器 (LEDCR3)
      25. 8.1.25  配置寄存器 3 (CFG3)
      26. 8.1.26  控制寄存器 (CTRL)
      27. 8.1.27  测试模式通道控制 (TMCH_CTRL)
      28. 8.1.28  强大的自动 MDIX 计时器配置寄存器 (AMDIX_TMR_CFG)
      29. 8.1.29  快速链路丢弃配置寄存器 (FLD_CFG)
      30. 8.1.30  快速链路丢弃阈值配置寄存器 (FLD_THR_CFG)
      31. 8.1.31  配置寄存器 4 (CFG4)
      32. 8.1.32  RGMII 控制寄存器 (RGMIICTL)
      33. 8.1.33  RGMII 控制寄存器 2 (RGMIICTL2)
      34. 8.1.34  SGMII 自动协商状态 (SGMII_ANEG_STS)
      35. 8.1.35  100BASE-TX 配置 (100CR)
      36. 8.1.36  Viterbi 模块配置 (VTM_CFG)
      37. 8.1.37  偏移 FIFO 状态 (SKEW_FIFO)
      38. 8.1.38  Strap 配置状态寄存器 1 (STRAP_STS1)
      39. 8.1.39  Strap 配置状态寄存器 2 (STRAP_STS2)
      40. 8.1.40  BIST 控制和状态寄存器 1 (BICSR1)
      41. 8.1.41  BIST 控制和状态寄存器 2 (BICSR2)
      42. 8.1.42  BIST 控制和状态寄存器 3 (BICSR3)
      43. 8.1.43  BIST 控制和状态寄存器 4 (BICSR4)
      44. 8.1.44  接收器均衡器配置 (CRE)
      45. 8.1.45  RGMII 延迟控制寄存器 (RGMIIDCTL)
      46. 8.1.46  ANA_LD_TXG_FINE_GAINSEL_AB (ALTFGAB)
      47. 8.1.47  ANA_LD_TXG_FINE_GAINSEL_CD (ALTFGCD)
      48. 8.1.48  ANA_LD_FILTER_TUNE_AB (ALFTAB)
      49. 8.1.49  ANA_LD_FILTER_TUNE_CD (ALFTCD)
      50. 8.1.50  接收器 LPF 配置 (CRLPF)
      51. 8.1.51  启用接收器均衡器控制 (ECRE)
      52. 8.1.52  PLL 时钟输出控制寄存器 (PLLCTL)
      53. 8.1.53  SGMII 控制寄存器 1 (SGMIICTL1)
      54. 8.1.54  发送器控制寄存器 (ANA_LD_DATA_CTRL)
      55. 8.1.55  DSP 配置寄存器 3 (DSP_CFG3)
      56. 8.1.56  同步 FIFO 控制 (SYNC_FIFO_CTRL)
      57. 8.1.57  DSP 混合配置寄存器 2 (DSP_HYBRID_CFG2)
      58. 8.1.58  环回配置寄存器 (LOOPCR)
      59. 8.1.59  DSP 配置 (DSP_CONFIG)
      60. 8.1.60  DSP 选择寄存器 0 (DSP_SEL0)
      61. 8.1.61  DSP 选择寄存器 1 (DSP_SEL1)
      62. 8.1.62  DSP 选择寄存器 2 (DSP_SEL2)
      63. 8.1.63  DSP 跟随器选择寄存器 0 (DSP_FLR_SEL0)
      64. 8.1.64  DSP 跟随器选择寄存器 3 (DSP_FLR_SEL3)
      65. 8.1.65  DSP 跟随器时序环路寄存器 1 (DSP_FLR_TLOOP1)
      66. 8.1.66  DSP 跟随器时序环路寄存器 2 (DSP_FLR_TLOOP2)
      67. 8.1.67  DSP 前馈均衡器配置 (DSP_FFE_CFG)
      68. 8.1.68  接收配置寄存器 (RXFCFG)
      69. 8.1.69  接收状态寄存器 (RXFSTS)
      70. 8.1.70  图形匹配数据寄存器 1 (RXFPMD1)
      71. 8.1.71  图形匹配数据寄存器 2 (RXFPMD2)
      72. 8.1.72  图形匹配数据寄存器 3 (RXFPMD3)
      73. 8.1.73  SecureOn Pass 寄存器 2 (RXFSOP1)
      74. 8.1.74  SecureOn Pass 寄存器 2 (RXFSOP2)
      75. 8.1.75  SecureOn Pass 寄存器 3 (RXFSOP3)
      76. 8.1.76  接收图形寄存器 1 (RXFPAT1)
      77. 8.1.77  接收图形寄存器 2 (RXFPAT2)
      78. 8.1.78  接收图形寄存器 3 (RXFPAT3)
      79. 8.1.79  接收图形寄存器 4 (RXFPAT4)
      80. 8.1.80  接收图形寄存器 5 (RXFPAT5)
      81. 8.1.81  接收图形寄存器 6 (RXFPAT6)
      82. 8.1.82  接收图形寄存器 7 (RXFPAT7)
      83. 8.1.83  接收图形寄存器 8 (RXFPAT8)
      84. 8.1.84  接收图形寄存器 9 (RXFPAT9)
      85. 8.1.85  接收图形寄存器 10 (RXFPAT10)
      86. 8.1.86  接收图形寄存器 11 (RXFPAT11)
      87. 8.1.87  接收图形寄存器 12 (RXFPAT12)
      88. 8.1.88  接收图形寄存器 13 (RXFPAT13)
      89. 8.1.89  接收图形寄存器 14 (RXFPAT14)
      90. 8.1.90  接收图形寄存器 15 (RXFPAT15)
      91. 8.1.91  接收图形寄存器 16 (RXFPAT16)
      92. 8.1.92  接收图形寄存器 17 (RXFPAT17)
      93. 8.1.93  接收图形寄存器 18 (RXFPAT18)
      94. 8.1.94  接收图形寄存器 19 (RXFPAT19)
      95. 8.1.95  接收图形寄存器 20 (RXFPAT20)
      96. 8.1.96  接收图形寄存器 21 (RXFPAT21)
      97. 8.1.97  接收图形寄存器 22 (RXFPAT22)
      98. 8.1.98  接收图形寄存器 23 (RXFPAT23)
      99. 8.1.99  接收图形寄存器 24 (RXFPAT24)
      100. 8.1.100 接收图形寄存器 25 (RXFPAT25)
      101. 8.1.101 接收图形寄存器 26 (RXFPAT26)
      102. 8.1.102 接收图形寄存器 27 (RXFPAT27)
      103. 8.1.103 接收图形寄存器 28 (RXFPAT28)
      104. 8.1.104 接收图形寄存器 29 (RXFPAT29)
      105. 8.1.105 接收图形寄存器 30 (RXFPAT30)
      106. 8.1.106 接收图形寄存器 31 (RXFPAT31)
      107. 8.1.107 接收图形寄存器 32 (RXFPAT32)
      108. 8.1.108 接收图形字节掩码寄存器 1 (RXFPBM1)
      109. 8.1.109 接收图形字节掩码寄存器 2 (RXFPBM2)
      110. 8.1.110 接收图形字节掩码寄存器 3 (RXFPBM3)
      111. 8.1.111 接收图形字节掩码寄存器 4 (RXFPBM4)
      112. 8.1.112 接收图形控制 (RXFPATC)
      113. 8.1.113 10M SGMII 配置 (10M_SGMII_CFG)
      114. 8.1.114 I/O 配置 (IO_MUX_CFG)
      115. 8.1.115 GPIO 多路复用器控制寄存器 (GPIO_MUX_CTRL)
      116. 8.1.116 TDR 通用配置寄存器 1 (TDR_GEN_CFG1)
      117. 8.1.117 TDR 阈值配置寄存器 1 (TDR_THR_CFG1)
      118. 8.1.118 TDR 阈值配置寄存器 2 (TDR_THR_CFG2)
      119. 8.1.119 TDR 通用配置寄存器 5 (TDR_GEN_CFG5)
      120. 8.1.120 TDR 峰值位置寄存器 1 (TDR_PEAKS_LOC_1)
      121. 8.1.121 TDR 峰值位置寄存器 2 (TDR_PEAKS_LOC_2)
      122. 8.1.122 TDR 峰值位置寄存器 3 (TDR_PEAKS_LOC_3)
      123. 8.1.123 TDR 峰值位置寄存器 4 (TDR_PEAKS_LOC_4)
      124. 8.1.124 TDR 峰值位置寄存器 5 (TDR_PEAKS_LOC_5)
      125. 8.1.125 TDR 峰值位置寄存器 6 (TDR_PEAKS_LOC_6)
      126. 8.1.126 TDR 峰值位置寄存器 7 (TDR_PEAKS_LOC_7)
      127. 8.1.127 TDR 峰值位置寄存器 8 (TDR_PEAKS_LOC_8)
      128. 8.1.128 TDR 峰值位置寄存器 9 (TDR_PEAKS_LOC_9)
      129. 8.1.129 TDR 峰值位置寄存器 10 (TDR_PEAKS_LOC_10)
      130. 8.1.130 TDR 峰值幅度寄存器 1 (TDR_PEAKS_AMP_1)
      131. 8.1.131 TDR 峰值幅度寄存器 2 (TDR_PEAKS_AMP_2)
      132. 8.1.132 TDR 峰值幅度寄存器 3 (TDR_PEAKS_AMP_3)
      133. 8.1.133 TDR 峰值幅度寄存器 4 (TDR_PEAKS_AMP_4)
      134. 8.1.134 TDR 峰值幅度寄存器 5 (TDR_PEAKS_AMP_5)
      135. 8.1.135 TDR 峰值幅度寄存器 6 (TDR_PEAKS_AMP_6)
      136. 8.1.136 TDR 峰值幅度寄存器 7 (TDR_PEAKS_AMP_7)
      137. 8.1.137 TDR 峰值幅度寄存器 8 (TDR_PEAKS_AMP_8)
      138. 8.1.138 TDR 峰值幅度寄存器 9 (TDR_PEAKS_AMP_9)
      139. 8.1.139 TDR 峰值幅度寄存器 10 (TDR_PEAKS_AMP_10)
      140. 8.1.140 TDR 一般状态 (TDR_GEN_STATUS)
      141. 8.1.141 TDR 峰值标记 AB (TDR_PEAK_SIGN_A_B)
      142. 8.1.142 TDR 峰值标记 CD (TDR_PEAK_SIGN_C_D)
      143. 8.1.143 DSP 引导器步骤 4 寄存器 (DSP_LDR_STEP4)
      144. 8.1.144 DSP 跟随器步骤 4 寄存器 (DSP_FLR_STEP4)
      145. 8.1.145 DSP 跟随器步骤 5 寄存器 (DSP_FLR_STEP5)
      146. 8.1.146 DSP 跟随器步骤 6 和 7 寄存器 (DSP_FLR_STEP67)
      147. 8.1.147 可编程增益寄存器 (PROG_GAIN)
      148. 8.1.148 MMD3 PCS 控制寄存器 (MMD3_PCS_CTRL)
      149. 8.1.149 均方误差通道 A 寄存器 (MSE_A)
      150. 8.1.150 均方误差通道 B 寄存器 (MSE_B)
      151. 8.1.151 均方误差通道 C 寄存器 (MSE_C)
      152. 8.1.152 均方误差通道 D 寄存器 (MSE_D)
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
        1. 9.2.1.1 电缆线路驱动器
        2. 9.2.1.2 时钟输入 (XI) 建议
        3. 9.2.1.3 晶体建议
        4. 9.2.1.4 时钟输出 (CLK_OUT) 相位噪声
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 MAC 接口
          1. 9.2.2.1.1 SGMII 布局指南
          2. 9.2.2.1.2 RGMII 布局指南
        2. 9.2.2.2 媒体相关接口（MDI）
          1. 9.2.2.2.1 MDI 布局指南
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
        1. 9.4.1.1 信号布线
        2. 9.4.1.2 返回路径
        3. 9.4.1.3 变压器布局
        4. 9.4.1.4 金属浇注
        5. 9.4.1.5 PCB 层堆叠
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.5.2 LED 配置

DP83867 支持四个可配置发光二极管 (LED) 引脚：LED_0、LED_1 和 LED_2。将一个 GPIO 配置为作为 LED_3 运行。在 LED 上多路复用若干功能，用于不同工作模式。使用 LEDCR1 寄存器（地址 0x0018）选择 LED 工作模式。

LED 输出引脚也用作 Strap 配置引脚，考虑实现 Strap 配置和 LED 使用所需的外部元件，以避免出现资源争用。具体来说，当 LED 输出用于直接驱动 LED 时，每个输出驱动器的活动状态取决于相应 AN 输入在上电或复位时所采样的逻辑电平。

如果给定的 Strap 输入被电阻拉至低电平，则相应的输出被配置为高电平有效驱动器。在 4 级 Strap 配置环境中，模式 1、2 和 3 会发生这种情况。相反，如果给定的 Strap 输入被电阻拉高电平，则相应的输出被配置为低电平有效驱动器。在 4 级 Strap 配置环境中，模式 4 会发生这种情况。

有关外部元件的 Strap 配置连接示例，另请参阅 图 7-12。在此示例中，Strap 配置会导致 LED_0 的模式 1 和 LED_1 的模式 4。

LED 输出的自适应特性有助于简化这些双用途引脚的潜在实施问题。

DP83867CS DP83867IS DP83867E Strap 配置连接示例图 7-12 Strap 配置连接示例