LMK04832EVM
LMK04832 JESD204B 클록 지터 클리너/클록 생성기/분배 평가 모듈
LMK04832EVM
개요
LMK04832 평가 모듈(EVM)을 이용하면 테스트 장비 또는 기타 평가 보드를 사용해 LMK04832를 평가함으로써 구체적인 용도에 대한 블록 또는 시스템 요구 사항을 검증할 수 있습니다.
LMK04832EVM에는 이중 루프 작동을 위해 122.88MHz VCXO가 미리 채워져 있습니다. 성능 평가를 위해 다른 VCXO 주파수가 필요하거나 특정 VCXO가 필요한 경우 VCXO를 대체할 수 있습니다.
단일 루프 작동 또는 클록 디바이더/지연/팬아웃 구성을 위해 EVM을 다시 구성할 수 있습니다. LMK04832는 다양한 기능을 갖춘 장치로, LMK04832EVM으로 다양한 구성의 LMK04832를 평가할 수 있습니다.
특징
- PLL1 작동을 위한 최대 3개의 클록 입력과 PLL2 작동을 위한 최대 4개의 클록 입력
- OSCout 포트에서 OSCin 출력을 버퍼링, 사용하는 경우 하나의 클럭 입력을 줄임
- 내부 VCO, 외부 VCO 또는 클록 입력에서 14개의 클록 출력, 추가로 하나의 버퍼링된 OSCin 출력
- 다중 장치 동기화를 위해 CLKin0 또는 동기화 핀에 입력 동기화
- LMK04832EVM
- USB2ANY
클록 지터 클리너
시작하기
- LMK04832EVM 주문
- Ticspro-SW 및 PLLATINUMSIM-SW 다운로드 및 설치
- LMK04832EVM 사용 설명서 읽기
- TICSPRO-SW에 레지스터를 구성하고 PLLATINUMSIM-SW에서 성능 시뮬레이션
주문 및 개발 시작
평가 보드
LMK04832EVM — LMK04832 JESD204B Clock Jitter Cleaner/Clock Generator/Distribution Evaluation Module
LMK04832EVM — LMK04832 JESD204B Clock Jitter Cleaner/Clock Generator/Distribution Evaluation Module
설계 툴
PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴
지원되는 제품 및 하드웨어
제품
RF PLL 및 신시사이저
오실레이터
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴
제품
RF PLL 및 신시사이저
오실레이터
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
출시 정보
Added cascaded phase noise analysis
새 소식
- Added cascaded phase noise analysis
지원 소프트웨어
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
지원되는 제품 및 하드웨어
제품
RF PLL 및 신시사이저
오실레이터
클록 네트워크 싱크로나이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS Pro 1.7.7.6 installer binary for Windows operating system
제품
RF PLL 및 신시사이저
오실레이터
클록 네트워크 싱크로나이저
클록 버퍼
클록 생성기
클록 지터 클리너
하드웨어 개발
평가 보드
문서
TICS Pro 1.7.7.6 Software Manifest
TICS Pro 1.7.7.6 Release Notes
출시 정보
Added Features
LMK5Bxxyyy, LMK5Cxxyyy
- Warnings and errors improved, particularly corrective suggestions
- REFx_FREQ=0 automatically disables DPLL reference input selection for that input
- Input validation enabled and disabled by start page settings, including 1PPS
- APLL reference selection moved to Step 5, just before clock output definition
- Quick-set multiple outputs to the same settings on frequency planner
- BAW VCO allows some ppm deviation
- Force SYSREF option on OUT0/1
- Expose DPLLx_LCK_TIMER field
- Match LMK05318B EEPROM page design
- .EPR export option
- EEPROM SRAM programming generation support
- For complete changelist, see release notes
LMK3H0102
- Configuration search tool
- Wizard: voltage selection option
Bug Fixes
- LMK04832-SP, LMK04832-SEP, LMK04714-Q1, LMK04368-EP - PD_FIN0 corrected to FIN0_PD
- LMK3H0102 - Several wizard bugfixes
Known Issues
- LMK5C33216 - When cascading from VCO3 to DPLL input, the divide value must manually be entered into DPLLx_REF5_RDIV as ( VCO3 output frequency / DPLLx TDC frequency )
- LMK05318 - In some cases, it is necessary to press "Calculate Frequency Plan" twice for correct VCO2 frequency. This issue is resolved in LMK05318B GUI.
- Burst mode page looping requires long delays to halt, and halting may crash the GUI. If possible, do not loop in burst mode.
- User Controls page can sometimes become desynchronized from Raw Registers and other pages. Refer to Raw Registers or other pages for correct values. Saving/Loading and Import/Export of register data is unaffected, and register data will still be written to and read from connected devices correctly.
설계 파일
기술 자료
=
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2개 모두 보기
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | EVM User's guide | LMK04832EVM User’s Guide (Rev. A) | 2017. 12. 21 | ||
| 인증서 | LMK04832EVM EU Declaration of Conformity (DoC) | 2019. 1. 2 |