当使用 x1（单个）存储器 (DDR4) 器件（x1（单个），16 位）时，建议采用点对点拓扑结构（连接）。
点对点拓扑实现总结：
- 对于差分时钟 DDR0_CK0、DDR0_CK0_n，建议采用如下配置：使用交流端接 2 个 R 串联（值 = Zo - 单端阻抗），并在两个电阻中间连接一个滤波电容器 0.01μF（或存储器制造商推荐的值），同时连接到 DDR PHY 的 IO 电源 VDDS_DDR。
- VREFCA (VDDS_DDR/2) 是用于存储器 (DDR4) 器件的控制、命令和地址输入的基准电压。当不使用 VTT 端接和 VTT 端接 LDO 时，VREFCA 通过电阻分压器（在 VDDS_DDR 和 VSS 之间连接的两个电阻（1kΩ，±1%，推荐值））从 VDDS_DDR 中获取，并且在电阻两端并联一个滤波电容器（0.1μF，推荐值）。建议在 VREFCA 引脚附近连接额外的去耦电容器（靠近存储器 (DDR4) 器件）。
- 地址和控制信号的外部 VTT 端接是可选项。
当使用 x1 DDR4 时，如果地址和控制信号使用 VTT 端接，请使用灌电流或拉电流 DDR 端接稳压器 (LDO) 生成所需的 VTT 电源。
使用 2（两）个存储器 (DDR4) 器件（2（两）个，8 位）时，建议遵循飞越式拓扑（连接）。
飞越式拓扑实现总结：
- 建议为地址、控制和时钟信号使用外部 VTT 端接。
- 建议使用灌电流或拉电流 DDR 端接稳压器 (LDO) 生成 VTT 电源。
- 灌电流或拉电流 DDR 端接稳压器 (LDO) 用于生成基准电压 VREFCA (VDDS_DDR/2)。
- 建议为基准电压添加去耦电容器。