ZHCAEO8C March   2022  – March 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5其他信息：封装延迟
  9. 6总结
  10. 7参考资料
  11. 8修订历史记录

4.5.3.3 模板报告

将捕获与眼图模板相关的最小抖动和噪声容限。这些模板依赖于数据速率，包括：

  • 用于功能测试的 SOC 芯片焊盘上的数据读取眼图模板。
  • DRAM 引脚/BGA 上用于合规性测试的数据写入眼图模板（JEDEC 规格）。
  • DRAM 引脚/BGA 上用于合规性测试的 CA 总线眼图模板（JEDEC 规格）。

仿真器至少生成两组眼图：

  • Vref 设置为正方向 Vref_set_tol 字节偏移的理想 Vref（JEDEC 规范中定义了 Vref_set_tol）。
  • Vref 设置为负方向 Vref_set_tol 字节偏移的理想 Vref。

系统级裕量是上面列出的所有眼图测量中最坏情况下的噪声和抖动裕量（跨 SSHT 和 FFLT 角）。对于在 DRAM 器件上捕获的所有波形，必须在 BGA 引脚和 DRAM 焊盘上计算裕度。

表 4-3 LPDDR4 眼图模板定义/要求
参数 模板形状 LPDDR4-1600 LPDDR4-3200 LPDDR4-3733
CA 眼图模板 TcIVW 矩形 (1) 0.3 UI 0.3 UI (1) (2)
CA 眼图模板 VcIVW 矩形 (1) 175mV 155mV (1) (2)
写入眼图模板 TdIVW 矩形 (1) 0.22 UI 0.25UI (1) (2)
写入眼图模板 VdIVW 矩形 (1) 140mV 140mV (1) (2)
读取眼图模板 TdIVW 菱形 0.42 UI 0.61UI 0.66UI
读取眼图模板 VdIVW 菱形 140mV 140mV 140mV
(1) 从 JEDEC 规范复制：低功耗双倍数据速率 4 (LPDDR4)。
(2) 相关详细信息，请联系 DRAM 供应商。

图 4-4 至图 4-6 显示了所捕获的波形中转换为眼图的眼图模板定义。

具有菱形眼图模板的示例仿真 LPDDR4-4266 读取眼图图 4-4 具有菱形眼图模板的示例仿真 LPDDR4-4266 读取眼图
具有矩形 JEDEC 眼图模板的示例仿真 LPDDR4-4266 写入眼图图 4-5 具有矩形 JEDEC 眼图模板的示例仿真 LPDDR4-4266 写入眼图
具有矩形 JEDEC 眼图模板的示例仿真 LPDDR4-4266 CA 眼图图 4-6 具有矩形 JEDEC 眼图模板的示例仿真 LPDDR4-4266 CA 眼图