ZHCAEO8C March   2022  – March 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5其他信息：封装延迟
  9. 6总结
  10. 7参考资料
  11. 8修订历史记录

5 其他信息：封装延迟

本附录中提供的封装延迟是从 SOC 芯片焊盘到 SOC 封装引脚测量的。表 3-6 和表 3-7 中指定的偏差限值是从 SOC 芯片焊盘到 DRAM 封装引脚测得的（包括 SOC 封装内的这些延迟）。在检查偏差限值的合规性时，设计人员可以将这些封装延迟与每个网的 PCB 延迟相加。然后，需要模拟传播延迟以确认延迟满足要求。

处理器引脚名称 AM62x ALW 封装延迟 (ps) AM62x AMC 封装延迟 (ps) AM62Lx ANB 封装延迟 (ps) 网络类 说明
DDR0_A0 21.00 28.55 13.44 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A1 19.94 26.82 15.17 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A2 16.13 26.60 10.20 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A3 11.28 26.33 19.40 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A4 11.62 26.52 22.22 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A5 20.98 26.43 15.29 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A6 17.04 33.55 18.29 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A7 19.08 31.69 6.79 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A8 21.55 34.42 15.59 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A9 13.33 34.25 19.06 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A10 10.71 32.94 12.39 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A11 9.00 27.28 12.31 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A12 9.33 29.79 18.92 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A13 23.19 31.52 20.24 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ACT_n 7.98 32.68 17.13 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ALERT_n 17.37 32.54 - 不适用 与 DDR4 搭配使用
DDR0_BA0 19.81 26.29 15.83 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BA1 21.85 27.00 17.80 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BG0 15.30 27.61 9.85 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BG1 17.09 26.62 12.79 ADDR_CTRL 与 DDR4 搭配使用
DDR0_CAS_n 11.81 26.42 20.78 ADDR_CTRL 与 DDR4 搭配使用
DDR0_CK0 23.03 34.72 27.15 CK0 与 LPDDR4 和 DDR4 搭配使用
DDR0_CK0_n 21.28 33.13 20.98 CK0 与 LPDDR4 和 DDR4 搭配使用
DDR0_CKE0 20.94 29.26 20.75 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CKE1 13.68 31.10 - ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CS0_n 7.80 28.47 16.09 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CS1_n 18.29 35.18 - ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM0 13.95 35.06 31.18 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM1 19.07 28.18 20.84 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ0 16.90 37.82 16.79 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ1 14.21 29.20 20.41 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ2 20.40 31.14 28.20 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ3 17.67 28.54 25.53 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ4 23.82 38.78 18.77 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ5 21.95 32.97 18.96 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ6 24.74 35.55 23.02 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ7 24.31 33.64 21.21 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ8 23.28 34.75 17.35 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ9 18.16 32.35 18.46 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ10 19.18 32.72 20.21 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ11 17.78 37.01 26.20 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ12 20.45 35.22 16.41 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ13 16.68 32.03 14.95 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ14 24.67 29.99 20.07 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ15 21.39 26.31 22.73 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS0 27.23 40.21 23.77 DQS0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS0_n 27.39 40.92 24.48 DQS0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS1 21.74 39.71 23.32 DQS1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS1_n 22.68 41.12 22.39 DQS1 与 LPDDR4 和 DDR4 搭配使用
DDR0_ODT0 29.40 29.31 13.32 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ODT1 18.45 30.02 - ADDR_CTRL 与 DDR4 搭配使用
DDR0_PAR 25.10 28.63 - ADDR_CTRL 与 DDR4 搭配使用
DDR0_RAS_n 10.64 28.63 11.54 ADDR_CTRL 与 DDR4 搭配使用
DDR0_RESET0_n 31.66 32.77 19.01 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_WE_n 15.43 31.72 18.49 ADDR_CTRL 与 DDR4 搭配使用