ZHCAEO8C March   2022  – March 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5其他信息：封装延迟
  9. 6总结
  10. 7参考资料
  11. 8修订历史记录

4.6.1 堆叠

这些指导原则建议使用 8 层或 6 层 PCB 堆叠方式以实现完整的器件功能。以下是 8 层和 6 层堆叠示例：

  • 支持使用 FR4 产品的设计，如 370HR，同时也建议使用速度更高的材料，如 ISOLA I-Speed（或同等产品），以增加裕量。IT180A 也是有助于在成本与性能之间进行权衡的另一种材料
  • 这些示例在第 3 层对所有数据组进行布线。尽管这样做可以更大限度减小过孔行程，从而减少过孔之间的耦合，但它留下了更长的过孔残桩。
  • 这些示例在底层对所有 CA 信号进行布线。
表 4-4 LPDDR4 的 8 层 PCB 堆叠示例 (PROC124 AM62x LP SK EVM)
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - SIG/PWR BGA 分线、GND、DRAM 去耦电容器
2 GND 实心 GND 参考平面
3 SIG/PWR LPDDR4 数据、VDD1_LPDDR4_1V8、LVCMOS 迂回布线
4 PWR VDD_LPDDR4（在 SOC 和 LPDDR4 下）、SOC_DVDD1V8、VDDA_1V8
5 PWR VDD_CORE、SOC_DVDD3V3、VCC_3V3_SYS、VPP_1V8、VDDA_1V8_OSC
6 SIG LVCMOS 迂回布线
7 GND 实心 GND 参考平面
8 底部 - SIG/PWR LPDDR4 CA、LVCMOS 迂回布线、SOC 去耦电容器、GND、DRAM 去耦电容器
阻焊层
表 4-5 LPDDR4 的 6 层 PCB 堆叠示例 (PROC181 AM62Lx EVM)
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - SIG/PWR BGA 分线、VDD_LPDDR4 至 DRAM、VDD_LPDDR4 大容量电容器
2 GND 实心 GND 参考平面
3 SIG/PWR LPDDR4 数据、LVCMOS 迂回布线、SOC_DVDD3V3、SOC_DVDD1V8、VDDA_1V8
4 PWR VDD_CORE、VDD_LPDDR4（在 SOC 和 LPDDR4 下）、VDDA_1V8
5 GND 实心 GND 参考平面
6 SIG/PWR LPDDR4 CA、LVCMOS 迂回布线、SOC/DRAM 去耦电容器、VDD1_LPDDR4_1V8、DRAM 测试点
阻焊层