ZHCAEO8C March   2022  – March 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5其他信息：封装延迟
  9. 6总结
  10. 7参考资料
  11. 8修订历史记录

3.14 CK0 和 ADDR_CTRL 布线规格

CK0 和 ADDR_CTRL 网类别中的偏差会直接降低 ADDR_CTRL 网的建立和保持裕量。因此，必须控制该偏差。PHY 内的逐位偏斜校正功能显著放宽了偏斜容差要求。表 3-6中的偏斜预算包括从 SoC 芯片焊盘到 DRAM 引脚的总延迟。（即 SOC 封装和 PCB 的延迟）。其他信息：封装延迟 中提供了封装延迟。设计人员可以使用比 表 3-6 中所示值更小的容差自由进行长度匹配。PCB 布线的延迟与长度成正比。因此，必须通过在一组定义的信号中匹配布线的长度来管理延迟偏差。在 PCB 上实际匹配长度的唯一方法是延长较短的布线。在分析过程中，应考虑具有准确堆叠信息的 Z 轴延迟（穿孔）。

表 3-6 列出了构成从处理器到 SDRAM 的布线的各个段的限制。这些段的长度与先前图 3-4 和图 3-5 中显示的 CK0 和 ADDR_CTRL 拓扑图一致。通过使某个布线组中所有信号的相同段的布线长度保持匹配，可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。

表 3-6 CK0 和 ADDR_CTRL 布线规格
编号 参数 最小值 典型值 最大值 单位
LP4_ACRS1 网类别 CK0 的传播延迟
(RSAC1)		 450(1) ps
LP4_ACRS2 网类别 ADDR_CTRL 的传播延迟
(RSAC2)		 450(1) ps
LP4_ACRS3 网类别 CK0 内的偏差（DDR0_CK0 和 DDR0_CK0_n 的偏差）
(RSAC1)		 0.75(2)(3) ps
LP4_ACRS6 ADDR_CTRL 和相关的 CK0 时钟网类别之间的偏差，相对于 CK0 网类别的传播延迟
(RSAC1 - RSAC2)(4)		 -312.5(3)(5) 312.5(3)(5) ps
LP4_ACRS7 每条迹线上的过孔数 3(1) 个过孔
LP4_ACRS8 过孔残桩长度 20 Mil
LP4_ACRS9 过孔数差异 1(6) 个过孔
LP4_ACRS10 中心到中心 CK0 到其他 LPDDR4 布线间距 5w(7)
LP4_ACRS11 中心到中心 ADDR_CTRL 到其他 LPDDR4 布线间距 5w(7)
LP4_ACRS12 中心到中心 ADDR_CTRL 到自身或其他 ADDR_CTRL 布线间距 3w(7)
LP4_ACRS13 CK0 中心到中心间距(8) 请参阅以下注意事项
LP4_ACRS14 CK0 与非 DDR 网的间距 5w(7)
(1) 最大值基于保守的信号完整性方法。假设 FR4 材料 Dk ≃ 3.7 - 3.9 且 DF ≃ 0.002。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(2) 针对 PCB 布局工具设计的建议。需要通过仿真(9)进行验证，确认 JEDEC 定义的 Vix_DQS_ratio (20%) 和 Vix_CK_ratio (25%) 得到满足，另外确认具有良好的眼图裕度。
(3) 考虑从 SOC 芯片焊盘到 DRAM 引脚的延迟（即 SOC 封装的延迟和 PCB 到 DRAM 引脚的延迟。DRAM 封装延迟被忽略）。请参阅 其他信息：封装延迟。
(4) 建议在同一信号层上对网类别 CK0 和 ADDR_CTRL 进行布线，以实现更好的偏差控制。
(5) 必须进行(9)仿真并分析延迟报告，以确保延迟在限制范围内。PCB 布局工具的延迟报告使用基于恒定传播速度因子的简化计算方法。TI 建议在 PCB 布局工具中将初始延迟匹配到低于限值 20% 的目标。
(6) 只有对信号飞行时间进行精确的 3D 建模，过孔计数差值才会增加 1。其中包括对信号通过过孔的传播进行精确建模，并运用此建模来确保不超过所有段偏移的最大值。
(7) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真(9)准确捕获了相邻受扰对象和干扰源布线之间的串扰并具有良好裕度，则可以放宽间距最低标准。此外还应考虑过孔间距。在 SOC 附近有相邻过孔的信号也不得在 DRAM 附近有相邻过孔。
(8) 设置 P 至 N 间距以确保具有适当的差分阻抗。设计人员必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距必须为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。请参阅表 1-1 中的阻抗目标。
(9) 仿真是指功率感知 IBIS 信号完整性 (SI) 仿真。跨工艺、电压和温度 (PVT) 进行仿真。请参阅LPDDR4 电路板设计仿真