ZHCAEO8C March   2022  – March 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5其他信息：封装延迟
  9. 6总结
  10. 7参考资料
  11. 8修订历史记录

2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现

DDR4 接口原理图因所采用 DDR4 SDRAM 器件的位宽度和所实现的 EMIF 总线宽度而异。实现之间的通用连接是简单且一致的。16 位 SDRAM 器件就像两个 8 位器件。图 2-1 展示了采用单个 x16 SDRAM 实现 16 位接口的连接原理图。

采用 x16 SDRAM 实现 16 位、单列 DDR4图 2-1 采用 x16 SDRAM 实现 16 位、单列 DDR4
  1. 在使用可以拉取和灌入电流的 VTT 稳压器 (LDO) 进行设计时，必须使用去耦电容器（每两个终端电阻器必须至少使用一个电容器（值为 1.0uF）），以尽可能地降低 VTT 电源噪声的影响。请参阅 AM64x GP EVM
  2. 电阻器的 Zo 值为 30Ω 至 47Ω。电阻值应与布线阻抗非常接近。
  3. 使用单封装存储器器件时，地址和控制信号上的 VTT 是可选的，但始终需要 CK0/CK0_n 上所示的端接
  4. DDR_VREF 由 VTT 稳压器供电。当不使用 VTT 时，VREFCA 需要连接到分压器。有关分压器实现示例，请参阅 EVM 原理图。
  5. 必须在 DDR0_CAL0 引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻。该电阻的最大功耗为 5.2mW。不得向 DDR0_CAL0 引脚施加外部电压。组件或产品整个生命周期所需的容差为 ±1%。
  6. RESET_n 应具有外部 10k 下拉电阻器以将 RESET 控制为低电平，直到 DDR 控制器驱动信号。RESET_n 没有长度匹配要求。