ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

3.14 数据组布线规格

字节信号网类别中的偏差会直接降低 DQ 和 DM 网的建立和保持裕度。因此，与 ADDR_CTRL 信号网类别和相关的 CK 时钟网类别一样，必须控制该偏差。PCB 布线具有与其长度成正比的延迟。因此，必须通过匹配一组定义的信号内布线的长度来管理长度偏差。在 PCB 上实际匹配长度的唯一方法是将较短的迹线延长至网类别中最长的网及其相关时钟的长度。

注：

不需要也不建议在所有字节通道之间匹配长度。仅需要在每个字节内进行长度匹配。

表 3-7 包含字节 0 和字节 1 布线组的布线规格。每个信号网类别及其相关的时钟网类别都是独立布线并进行匹配的。

表 3-7 数据组布线规格
数量 参数 最小值 最大值 单位
LP4_DRS1 网类别 DQSx 的传播延迟 (RSD1) 500 ps
LP4_DRS2 网类别 BYTEx 的传播延迟 (RSD2) 500 ps
LP4_DRS3 网类别 DQSx 内的偏差（DDR0_DQSx 至 DDR0_DQSx_n 偏差） 0.4 ps
LP4_DRS4 网类别 DQSx 和 BYTEx 上的偏差（RSD1 至 RSD2 偏差）(1)(2) 2 ps
LP4_DRS5 网类别 BYTEx 内的偏差（DQ/DM 至 DQ/DM 偏差）(1) 2 ps
LP4_DRS6 每条迹线上的过孔数 2(4) 个过孔
LP4_DRS7 过孔数差异 0(3) 个过孔
LP4_DRS8 RSD1 中心到中心间距（时钟网类别之间）(5) 4w
LP4_DRS9 RSD1 中心到中心间距（时钟网类别内）(6)(7) 请参阅以下注意事项
LP4_DRS10 RSD2 中心到中心间距（信号网类别之间）(5) 4w
LP4_DRS11 RSD2 中心到中心间距（信号网类别内）(5) 3w
(1) 仅在一个字节内进行长度匹配。不需要也不建议在字节之间进行长度匹配。
(2) 每个 DQS 对和与其关联的字节进行长度匹配。
(3) 只有在应用了信号飞行时间的精确 3-D 建模以确保不超过 DQn 偏差和 DQSn 至 DQn 偏差最大值时，过孔数差异才可能增加 1。
(4) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(5) 对于最长达 500 mil 的布线长度，允许中心到中心间距降至最小 2w（仅在端点附近）。
(6) 设置 DQS 对间距以确保具有适当的差分阻抗。
(7) 用户必须控制阻抗，以免造成无意的阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。