ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

2.8 网类别

布线规则应用于被称为网类别的组中的信号。每个网类别包含遵循相同布线要求的信号。这简化了这些布线的实施和依从性。表 2-4 列出了 DDR4 接口的时钟网类别。表 2-5 列出了 DDR4 接口中信号的网类别和相关的时钟网类别。然后将这些网类别链接到后续的终端和布线规则。

表 2-4 时钟网类别定义
时钟网类别 处理器引脚名称
CK DDR0_CK0 / DDR0_CK0_n
DQS0 DDR0_DQS0 / DDR0_DQS0_n
DQS1 DDR0_DQS1 / DDR0_DQS1_n
表 2-5 信号网类别定义
信号网类别 关联的时钟网类别 处理器引脚名称
ADDR_CTRL CK DDR0_A[13:0]、DDR0_WE_n、DDR0_CAS_n、DDR0_RAS_n、DDR0_ACT_n、DDR0_BA0、DDR0_BA1、DDR0_BG0、DDR0_BG1、DDR0_PAR、DDR0_CS0_n、DDR0_CS1_n、DDR0_ODT0、DDR0_ODT1、DDR0_CKE0、DDR0_CKE1
BYTE0 DQS0 DDR0_DQ[7:0]、DDR0_DM0
BYTE1 DQS1 DDR0_DQ[15:8]、DDR0_DM1