ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

2.16.2 数据组布线限值

表 2-7 包含 DQS、DQ 和 DM 布线组的布线规格。每个字节通道都会独立布线并进行匹配。

若要使用长度匹配（单位为 mil）而不是延时时间（单位为 ps），请将延时时间（单位为 ps）乘以 5。在信号传播速度方面，微带线要快于带状线。采用长度匹配时，标准做法是将微带线长度除以 1.1 来获得补偿长度，从而使微带线长度与带状线长度实现标准化，并与提供的延迟限值保持一致（请参阅Topic Link Label1.5）。

表 2-7 数据组布线规格
数量参数最小值最大值单位
DRS31BYTE0 长度500ps (10)
DRS32BYTE1 长度500ps
DRS36DQSn+ 至 DQSn- 偏差0.4ps
DRS37DQSn 至 DQn 偏差 (2)(3)2ps
DRS38每条迹线上的过孔数2 (1)个过孔
DRS39过孔数差异0 (9)个过孔
DRS310中心到中心 BYTEn 到其他 DDR4 迹线间距(5)4w (4)
DRS311中心到中心 DQn 到其他 DQn 迹线间距 (6)3w (4)
DRS312DQSn 中心到中心间距 (7)(8)请参阅以下注意事项
DRS313DQSn 中心到中心间距（到其他网）4w (4)
(1) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(2) 仅在一个字节内进行长度匹配。不需要也不建议在字节之间进行长度匹配。
(3) 每个 DQS 对和与其关联的字节进行长度匹配。
(4) 对于最长达 500 mil 的布线长度，中心到中心间距可降至最小 2w（仅在端点附近）。
(5) 其他 DDR4 迹线间距表示字节之外的其他 DDR4 网类别。
(6) 这适用于字节网类别内的间距。
(7) 设置 DQS 对间距以确保具有适当的差分阻抗。
(8) 用户必须控制阻抗，以免造成无意的阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。
(9) 只有在应用了信号飞行时间的精确 3-D 建模以确保不超过 DQn 偏差和 DQSn 至 DQn 偏差最大值时，过孔数差异才可能增加 1。
(10) 以 ps 为单位显示的 PCB 布线长是长度的标准化表示。换算方式很简单，1ps 相当于 5 mil。这是针对微带线的所有段使用速度补偿时的等效带状线长度。