ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

1.2 通用电路板布局指南

为了确保信号性能良好，必须遵循以下通用电路板设计指南：

  • 避免在信号参考平面中出现穿过平面分割点的情况。
  • 一些信号需要接地（也称 VSS）参考平面来获取所需的信号完整性。一些信号可能两侧都需要接地参考平面。
  • 在去耦电容器和存储器模块之间使用尽可能宽的迹线。
  • 通过保持阻抗匹配来最大限度地减少码间串扰 (ISI)。
  • 通过隔离敏感信号（如选通和时钟）以及使用适当的 PCB 堆叠方式来最大限度地减少串扰。
  • 每当信号改变层和参考平面时，通过添加过孔或电容器来避免返回路径不连续。
  • 通过在 SDRAM 的基准输入引脚上进行正确的隔离和正确使用去耦电容器，最大限度地降低基准电压噪声。
  • 保持信号布线残桩长度尽可能短。
  • 为时钟和选通网额外增大间距以最大限度地减少串扰。
  • 为所有旁路和去耦电容器保持一个公共接地 (VSS) 参考。
  • 评估时序限制时，需要考虑微带线和带状线网之间的传播延迟差异。
  • 过孔之间的耦合会是产生 PCB 级串扰的一个重要原因。可能需要在相邻信号过孔之间插入 GND 屏蔽过孔。
  • 过孔残桩会影响信号完整性。在某些情况下，可能需要过孔背钻来提高信号完整性。

更多相关信息，请参阅高速接口布局指南。该应用报告为成功地对高速信号进行布线提供了更多常规性指导信息。