ZHCAB92A October   2020  – July 2021 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   商标
  2. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  3. 2DDR4 电路板设计和布局指南
    1. 2.1  DDR4 简介
    2. 2.2  支持的 DDR4 器件实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  VPP
    8. 2.8  网类别
    9. 2.9  DDR4 信号终端
    10. 2.10 VREF 布线
    11. 2.11 VTT
    12. 2.12 POD 互连
    13. 2.13 CK 和 ADDR_CTRL 拓扑与布线指南
    14. 2.14 数据组拓扑与布线指南
    15. 2.15 CK 和 ADDR_CTRL 布线规格
      1. 2.15.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.15.2 CK 和 ADDR_CTRL 布线限值
    16. 2.16 数据组布线规格
      1. 2.16.1 DQLM - DQ 最大曼哈顿距离
      2. 2.16.2 数据组布线限值
    17. 2.17 位交换
      1. 2.17.1 数据位交换
      2. 2.17.2 地址和控制位交换
  4. 3LPDDR4 电路板设计和布局指南
    1. 3.1  LPDDR4 简介
    2. 3.2  支持的 LPDDR4 器件实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  网类别
    8. 3.8  LPDDR4 信号终端
    9. 3.9  LPDDR4 VREF 布线
    10. 3.10 LPDDR4 VTT
    11. 3.11 CK 和 ADDR_CTRL 拓扑
    12. 3.12 数据组拓扑
    13. 3.13 CK 和 ADDR_CTRL 布线规格
    14. 3.14 数据组布线规格
    15. 3.15 通道、字节和位交换
  5. 4修订历史记录

2.12 POD 互连

在 DDR4 之前，输出缓冲器为推挽式 CMOS 缓冲器。它们在驱动低电平时灌入电流并在驱动高电平时拉出电流。然后，它们端接至中级戴维南电阻来获得出色的功率传输和信号完整性。遗憾的是，每次在高电平或低电平条件下启用缓冲器时，这都会导致电流的产生和功率消耗。伪开漏 (POD) 是一种负载处终端 ODT 仅连接到 VDDQ 的连接类型。POD 连接仅在驱动低电平时消耗功率，因此可以降低功耗。在 DDR4 中，PHY（用于读取）和 SDRAM（用于写入）在所有数据组引脚内部提供这些 VDDQ 终端。

在采用 POD 终端的连接上，信号不同于之前 DDR 连接上的信号，那时数据组信号从 VSS 传输到 VDDQ 并根据中位基准电压进行采样。高电平电压仍为 VDDQ。不过，现在根据驱动阻抗和 ODT 电阻计算低电平。如果这两者都设置为 50Ω，则低电平电压现在为 VDDQ/2。然后，为了获得出色的性能，采样电压需要位于这两个电压的中间，即等于 3/4*VDDQ。