CK 和 ADDR_CTRL 网类别的布线方式相似，通过处理器中的 DDR PHY 与每个 SDRAM 进行长度匹配，以最大限度地减少两者之间的偏差。CK 网类别需更加注意，因为它以更高的转换速率运行并且采用差分形式。

CK 和 ADDR_CTRL 网类别采用“飞越式”形式进行布线。因此，CK 和 ADDR_CTRL 网类别会以多点总线形式按顺序从处理器中的 DDR 控制器布线到每个 SDRAM，并且每个信号都在末端具有终端。若要完成此布线，每个 SDRAM 上的每个网中都存在一个小的残桩迹线。这些残桩必须短并且长度必须大致相同，从而控制信号反射。在每个 SDRAM 上，ADDR_CTRL 网类别与 CK 网类别长度匹配，以便在 SDRAM 处对 ADDR_CTRL 信号进行正确采样。

Topic Link Label2.2 讨论了从单个 x16 SDRAM 到最多两个 x8 SDRAM 存在多种可能的存储器拓扑或实现方式。不管所实现的 SDRAM 数量如何，都必须遵循布线要求。TI 建议所有 SDRAM 都在电路板的同一侧上实现，最好是在电路板上与处理器位于同一侧。在电路板的两侧都可以实现 SDRAM，但布线复杂性和所需的 PCB 层数量会显著增加。

图 2-5 显示了 CK 网类别的拓扑，而图 2-6 显示了相应 ADDR_CTRL 网类别的拓扑。飞越式布线已经分成了多个段，从而简化了长度匹配分析。必须注意避免因这种方法导致累积过量的长度误差。

A1 和 A2 段一同组成导入部分，AT 段是网末端处终端的布线，A3 段是分到每个 SDRAM 的残桩之间的布线。对于 SDRAM 较少的拓扑，如 SDRAM 不存在，则移除对应的 A3 段。表 2-6 详细介绍了布线段的长度匹配要求。

前几个图显示了该电路拓扑，以便管理布线长度并遵循布线长度匹配规则。后两张图从 PCB 布线角度再次显示了 CK 和 ADDR_CTRL 布线组的布线情况。

图 2-7 显示了两个 SDRAM 器件的 CK 组布线。该图清楚地展示了飞越式布线。DDR0_CK0 和 DDR0_CK0_n 布线（CK 布线组）会以差分对形式从处理器布放到末端包含 BYTE0 数据的 SDRAM。然后，该差分对会接着连接到另一个 SDRAM 最后通过交流终端端接至 VDDS_DDR。该布线还在每个 SDRAM 处包含适用于 DDR0_CK0 和 DDR0_CK0_n 的布线残桩。

图 2-8 显示了两个 SDRAM 器件的 ADDR_CTRL 布线，它们也以飞越式形式沿着相同的路径布线，因为 ADDR_CTRL 布线组与 CK 布线组长度匹配。

绝对顺序并不重要。始于处理器的飞越式布线也可以连接到包含数据最后一个字节的 SDRAM（或者包含 BYTE0 数据的 SDRAM 所在行另一端的任意 SDRAM）。然后，该飞越式布线会接着连接到上文所述的另一个 SDRAM，直到在 BYTE0 SDRAM 之后通过 Rtt 终端连接到 VTT。

在布线期间尽量减少层转换。如果必须进行某个层转换，则最好转换到使用相同参考平面的层。当参考平面为接地平面和 VDDS_DDR 时，如果无法做到这一点，请确保附近有拼接过孔，以使返回电流在这两个参考平面之间转换。另外，当其中一个参考平面为接地平面，而另一个参考平面为 VDDS_DDR 时，请确保附近放置了旁路电容器，以使返回电流在这两个参考平面之间转换。每个参考平面转换都必须满足这一条件。目标是最大限度地减小返回电流路径的大小，从而尽量减小该路径中的电感。如果缺少这些拼接过孔或电容器，则会导致信号路径中的阻抗不连续，从而增加串扰和信号失真。