ZHCAC35A May   2020  – January 2023 DS100BR111 , DS100BR210 , DS100BR410 , DS100DF410 , DS100KR401 , DS100KR800 , DS100MB203 , DS110DF111 , DS110DF1610 , DS110DF410 , DS125BR111 , DS125BR800A , DS125BR820 , DS125DF111 , DS125DF1610 , DS125DF410 , DS125MB203 , SN65LVCP114

 

  1.   利用适用于 10GbE 和其他 10Gbps 至 12.5Gbps 应用的以太网转接驱动器和以太网重定时器来扩大覆盖范围
  2.   商标
  3. 1引言
  4. 2利用信号调节实现高速完整性的优势
    1. 2.1 数据速率较高时的覆盖范围问题
    2. 2.2 信号调节作为经济实用的高速解决方案
  5. 3转接驱动器和重定时器的功能和利弊权衡
    1. 3.1 转接驱动器和重定时器的主要优缺点
    2. 3.2 使用链路预算来确定选择转接驱动器还是重定时器
  6. 4主要的 10GbE 及 40GbE 应用和标准
    1. 4.1 应用用例
    2. 4.2 IEEE802.3、OIF-CEI 和模块接口 10GbE 和 40GbE 标准
  7. 5选择合适的以太网转接驱动器或以太网重定时器
    1. 5.1 双通道信号调节器件
    2. 5.2 四通道信号调节器件
    3. 5.3 8 通道和 16 通道信号调节器件
  8. 6适用于信号调节器的相邻 10Gbps 至 12.5Gbps 接口
    1. 6.1 需要链路训练或突发数据支持的相邻协议
    2. 6.2 无需链路训练或突发数据支持的相邻协议
  9. 7总结
  10. 8修订历史记录

2 利用信号调节实现高速完整性的优势

为满足日益互联的社会对带宽的需求，数据速率不断提高，信号完整性也不断面临挑战，如#T6264811-31中突出显示。

GUID-475957E8-44BF-42D4-B469-020D3670DE63-low.gif图 2-1 提高数据速率的主要信号完整性挑战

这些挑战汇总如下：

  1. IL（插入损耗）增加：SNR 会随着数据速率的增加而降低。通常，对于给定长度的 PCB 布线或电缆，IL 会随频率以对数方式增加。
  2. ASIC/FPGA 集成度更高：更高的集成度和更小的工艺节点可提高给定 FPGA 或 ASIC 的功能和吞吐量，同时减少外部 PHY 的数量。但是，模拟性能通常进行折衷，导致 FPGA 或 ASIC Tx 的高速抖动性能欠佳。
  3. 电路板复杂性和信号密度增加：在高密度 I/O 应用中，始终存在一个挑战，即抵消串扰和反射并同时避免密集分布的组件出现过热。
  4. 标准互操作性的多样性：需要具备设计专业知识，才能在有限的时间内打造成功的产品。系统必须能够满足不断变化的行业和标准修订要求。