ZHCSLM7D March   2020  – June 2022 LMQ61460

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 器件比较表
  6. 6 引脚配置和功能
  7. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议运行条件
    4. 7.4 热性能信息
    5. 7.5 电气特性
    6. 7.6 计时特性
    7. 7.7 系统特性
    8. 7.8 典型特性
  8. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  EN/SYNC 用于使能和 VIN UVLO
      2. 8.3.2  用于同步的 EN/SYNC 引脚
      3. 8.3.3  可调开关频率
      4. 8.3.4  时钟锁定
      5. 8.3.5  PGOOD 输出运行
      6. 8.3.6  内部 LDO、VCC UVLO 和 BIAS 输入
      7. 8.3.7  自举电压和 VCBOOT-UVLO（CBOOT 引脚）
      8. 8.3.8  SW 节点压摆率可调
      9. 8.3.9  展频
      10. 8.3.10 软启动和从压降中恢复
      11. 8.3.11 输出电压设置
      12. 8.3.12 过流和短路保护
      13. 8.3.13 热关断
      14. 8.3.14 输入电源电流
    4. 8.4 器件功能模式
      1. 8.4.1 关断模式
      2. 8.4.2 待机模式
      3. 8.4.3 工作模式
        1. 8.4.3.1 CCM 模式
        2. 8.4.3.2 自动模式 – 轻负载运行
          1. 8.4.3.2.1 二极管仿真
          2. 8.4.3.2.2 降频
        3. 8.4.3.3 FPWM 模式 – 轻负载运行
        4. 8.4.3.4 最短导通时间（高输入电压）运行
        5. 8.4.3.5 压降
  9. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1  选择开关频率
        2. 9.2.2.2  设置输出电压
        3. 9.2.2.3  电感器选型
        4. 9.2.2.4  输出电容器选型
        5. 9.2.2.5  输入电容器选择
        6. 9.2.2.6  BOOT 电容器
        7. 9.2.2.7  启动电阻器
        8. 9.2.2.8  VCC
        9. 9.2.2.9  BIAS
        10. 9.2.2.10 CFF 和 RFF 选择
        11. 9.2.2.11 外部 UVLO
      3. 9.2.3 应用曲线
  10. 10电源相关建议
  11. 11布局
    1. 11.1 布局指南
      1. 11.1.1 接地及散热注意事项
    2. 11.2 布局示例
  12. 12器件和文档支持
    1. 12.1 文档支持
      1. 12.1.1 相关文档
    2. 12.2 接收文档更新通知
    3. 12.3 支持资源
    4. 12.4 商标
    5. 12.5 Electrostatic Discharge Caution
    6. 12.6 术语表
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.6 计时特性

限制值适用于推荐的 -40°C 至 +150°C 工作结温范围，除非另有说明。最小和最大限制经过测试、设计和统计相关性分析确定。典型值表示 TJ = 25°C 条件下最有可能达到的参数标准，仅供参考。除非另有说明，以下条件适用：VIN = 13.5V。
参数测试条件最小值典型值最大值单位
开关节点
tON_MIN最小高侧开关导通时间VIN = 20V，IOUT = 2A，RBOOT 短接至 CBOOT5570ns
tON_MAX最大高侧开关导通时间9μs
tOFF_MIN最小低侧开关导通时间VIN = 4.0V，IOUT = 1A，RBOOT 短接至 CBOOT6585ns
tSS从第一个 SW 脉冲到 90% VREF 的时间VIN ≥ 4.2V3.557ms
tSS2从第一个 SW 脉冲到 FPWM 锁定释放的时间（如果输出未处于稳压状态）VIN ≥ 4.2V9.51317ms
tW短路等待时间（“断续”时间）80ms
使能
tEN导通延迟(1)CVCC= 1µF 时从 EN 高电平到第一个 SW 脉冲的时间（如果输出从 0V 开始）0.7ms
tB上升沿或下降沿后 EN 消隐(1)428µs
tSYNC_EDGE启用边沿后同步信号保持时间以进行边沿识别100ns
电源正常
tPGDFLT(rise)PGOOD 高电平信号的延迟时间1.522.5ms
tPGDFLT(fall)PGOOD 功能的干扰滤波器时间常数120µs
(1) 使用相关参数的设计、统计分析和生产测试指定参数；未经量产测试。