ZHCSJ70C December   2018  – January 2021 DS90UB941AS-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明（续）
  6. 6 引脚配置和功能
    1.     引脚功能
  7. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议工作条件
    4. 7.4 热性能信息
    5. 7.5 直流电气特征
    6. 7.6 交流电气特征
    7. 7.7 推荐外部时钟参考时序
    8. 7.8 推荐的串行控制总线时序
    9. 7.9 时序图
  8. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  DSI 接收器
        1. 8.3.1.1 DSI 工作模式
          1. 8.3.1.1.1 高速模式
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 全局操作时序参数
        2. 8.3.1.2 THS-SKIP 编程
        3. 8.3.1.3 DSI 错误和状态
          1. 8.3.1.3.1 DSI / DPHY 误差检测和报告
          2. 8.3.1.3.2 DSI 协议错误检测
          3. 8.3.1.3.3 DSI 错误报告
          4. 8.3.1.3.4 DSI 错误计数器
          5. 8.3.1.3.5 DSI 转 FPD-Link III 缓冲区错误
        4. 8.3.1.4 支持的 DSI 视频格式
      2. 8.3.2  高速正向通道数据传输
      3. 8.3.3  反向通道数据传输
      4. 8.3.4  FPD-Link III 端口寄存器访问
      5. 8.3.5  视频控制信号
      6. 8.3.6  关断引脚 (PDB)
      7. 8.3.7  串行链路故障检测
      8. 8.3.8  中断支持
        1. 8.3.8.1 中断引脚 (INTB)
        2. 8.3.8.2 远程中断引脚 (REM_INTB)
      9. 8.3.9  GPIO 支持
        1. 8.3.9.1 GPIO[3:0] 配置
        2. 8.3.9.2 反向通道配置
        3. 8.3.9.3 GPIO_REG[8:5] 配置
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI 模式配置
        2. 8.3.10.2 正向通道 SPI 操作
        3. 8.3.10.3 反向通道 SPI 操作
      11. 8.3.11 音频模式
        1. 8.3.11.1 I2S 音频接口
          1. 8.3.11.1.1 I2S 传输模式
          2. 8.3.11.1.2 I2S 中继器
          3. 8.3.11.1.3 分离器和复制模式期间的音频
        2. 8.3.11.2 TDM 音频接口
      12. 8.3.12 内置自检测试 (BIST)
        1. 8.3.12.1 BIST 配置和状态
        2. 8.3.12.2 正向通道和反向通道错误检查
      13. 8.3.13 内部模式生成
        1. 8.3.13.1 图形选项
        2. 8.3.13.2 颜色模式
        3. 8.3.13.3 视频时序模式
        4. 8.3.13.4 外部时序
        5. 8.3.13.5 图形反转
        6. 8.3.13.6 自动滚动
        7. 8.3.13.7 附加特性
      14. 8.3.14 EMI 降低特性
        1. 8.3.14.1 输入 SSC 容差
    4. 8.4 器件功能模式
      1. 8.4.1 模式选择配置设置 (MODE_SEL[1:0])
      2. 8.4.2 时钟模式
        1. 8.4.2.1 DSI 时钟模式
        2. 8.4.2.2 像素时钟模式
          1. 8.4.2.2.1 DSI 参考时钟模式
          2. 8.4.2.2.2 外部参考时钟模式
          3. 8.4.2.2.3 内部参考时钟
          4. 8.4.2.2.4 独立 2:2 模式的外部参考时钟
      3. 8.4.3 双 DSI 输入模式
        1. 8.4.3.1 DSI 双路运行要求
        2. 8.4.3.2 启用双 DSI 运行
        3. 8.4.3.3 双 DSI 控制和状态
      4. 8.4.4 3D 格式支持（单 DSI 输入）
        1. 8.4.4.1 左/右 3D 格式支持
        2. 8.4.4.2 交替线路 3D 格式支持
        3. 8.4.4.3 交替像素 3D 格式支持
      5. 8.4.5 独立 2:2 模式
        1. 8.4.5.1 独立 2:2 模式的配置
        2. 8.4.5.2 配置独立 2:2 模式的代码示例
        3. 8.4.5.3 91
      6. 8.4.6 FPD-Link III 运行模式
        1. 8.4.6.1 单链路模式
        2. 8.4.6.2 双链路模式
        3. 8.4.6.3 复制模式
        4. 8.4.6.4 分离器模式
          1. 8.4.6.4.1 DSI 对称分离
            1. 8.4.6.4.1.1 对称分离 - 左/右
            2. 8.4.6.4.1.2 对称分离 - 交替像素分离
            3. 8.4.6.4.1.3 对称分离 - 交替线路分离
            4. 8.4.6.4.1.4 101
          2. 8.4.6.4.2 DSI 非对称分离
            1. 8.4.6.4.2.1 非对称分离与裁剪
            2. 8.4.6.4.2.2 非对称分离与 DSI VC-ID
          3. 8.4.6.4.3 分离器运行的配置
    5. 8.5 编程
      1. 8.5.1 串行控制总线
      2. 8.5.2 多主仲裁支持
      3. 8.5.3 有关多主运行的 I2C 限制
      4. 8.5.4 对较新 FPD-Link III 器件的器件寄存器进行多主访问
      5. 8.5.5 对较旧 FPD-Link III 器件的器件寄存器进行多主访问
      6. 8.5.6 有关多主运行的控制通道方向的限制
    6. 8.6 寄存器映射
      1. 8.6.1 主寄存器
      2. 8.6.2 DSI 端口 0 和端口 1 间接寄存器
      3. 8.6.3 模拟间接寄存器
      4. 8.6.4 端口 0 和端口 1 图形发生器间接寄存器
  9. 9 应用和实现
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 高速互连指南
      3. 9.2.3 应用曲线
  10. 10电源相关建议
    1. 10.1 VDD 电源
    2. 10.2 上电和初始化
  11. 11布局
    1. 11.1 布局指南
      1. 11.1.1 接地
      2. 11.1.2 路由 FPD-Link III 信号布线
      3. 11.1.3 路由 DSI 信号布线
    2. 11.2 布局示例
  12. 12器件和文档支持
    1. 12.1 文档支持
      1. 12.1.1 相关文档
    2. 12.2 支持资源
    3. 12.3 商标
    4. 12.4 静电放电警告
    5. 12.5 术语表
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

11.1.2 路由 FPD-Link III 信号布线

在 DOUT± 引脚和连接器之间布线 FPD-Link III 信号布线是成功的 DS90UB941AS-Q1 PCB 布局的最关键环节之一。图 11-1 显示了 DS90UB941AS-Q1 的示例 PCB 布局，配置为通过 STQ 电缆连接到配套解串器模块。有关该示例的其他 PCB 布局详细信息，请查看 DS90Ux941AS-Q1EVM 用户指南。

以下列表提供了在 DS90UB941AS-Q1 TX 引脚 (DOUT±) 和连接器之间布线 FPD-Link III 信号走线的基本建议。

  • 如果担心 EMI，FPD-Link III 走线的布线可以全部位于顶层或部分嵌入中间层。
  • 交流耦合电容应位于顶层并靠近 DS90UB941AS-Q1 TX 引脚。
  • 将交流耦合电容器和连接器之间的 DOUT 走线布线为 100Ω 差分或 50Ω 单端微带，具有严格的阻抗控制 (±10%)。根据 PCB 堆叠情况，计算合适的布线宽度。
  • 如果布线为 100Ω、差分微带，请将线对内长度失配保持在 < 5mil。
  • 如果布线为 50Ω 单端微带，则 DOUT+ 走线与 DOUT+ 走线的耦合最小 (S > 3W)。
  • 要了解经过优化的连接器尺寸，请咨询连接器制造商。如果连接器与 IC 安装在同一侧，则通过在连接器安装侧的另一侧布线高速信号迹线，将穿孔连接器残桩的影响降至最低。
  • 选择实现共模扼流圈来降低通用模式时，尽可能消除任何不匹配影响。