ZHCSJ70C December   2018  – January 2021 DS90UB941AS-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明（续）
  6. 6 引脚配置和功能
    1.     引脚功能
  7. 7 规格
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议工作条件
    4. 7.4 热性能信息
    5. 7.5 直流电气特征
    6. 7.6 交流电气特征
    7. 7.7 推荐外部时钟参考时序
    8. 7.8 推荐的串行控制总线时序
    9. 7.9 时序图
  8. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  DSI 接收器
        1. 8.3.1.1 DSI 工作模式
          1. 8.3.1.1.1 高速模式
          2. 8.3.1.1.2 25
          3. 8.3.1.1.3 全局操作时序参数
        2. 8.3.1.2 THS-SKIP 编程
        3. 8.3.1.3 DSI 错误和状态
          1. 8.3.1.3.1 DSI / DPHY 误差检测和报告
          2. 8.3.1.3.2 DSI 协议错误检测
          3. 8.3.1.3.3 DSI 错误报告
          4. 8.3.1.3.4 DSI 错误计数器
          5. 8.3.1.3.5 DSI 转 FPD-Link III 缓冲区错误
        4. 8.3.1.4 支持的 DSI 视频格式
      2. 8.3.2  高速正向通道数据传输
      3. 8.3.3  反向通道数据传输
      4. 8.3.4  FPD-Link III 端口寄存器访问
      5. 8.3.5  视频控制信号
      6. 8.3.6  关断引脚 (PDB)
      7. 8.3.7  串行链路故障检测
      8. 8.3.8  中断支持
        1. 8.3.8.1 中断引脚 (INTB)
        2. 8.3.8.2 远程中断引脚 (REM_INTB)
      9. 8.3.9  GPIO 支持
        1. 8.3.9.1 GPIO[3:0] 配置
        2. 8.3.9.2 反向通道配置
        3. 8.3.9.3 GPIO_REG[8:5] 配置
      10. 8.3.10 SPI 通信
        1. 8.3.10.1 SPI 模式配置
        2. 8.3.10.2 正向通道 SPI 操作
        3. 8.3.10.3 反向通道 SPI 操作
      11. 8.3.11 音频模式
        1. 8.3.11.1 I2S 音频接口
          1. 8.3.11.1.1 I2S 传输模式
          2. 8.3.11.1.2 I2S 中继器
          3. 8.3.11.1.3 分离器和复制模式期间的音频
        2. 8.3.11.2 TDM 音频接口
      12. 8.3.12 内置自检测试 (BIST)
        1. 8.3.12.1 BIST 配置和状态
        2. 8.3.12.2 正向通道和反向通道错误检查
      13. 8.3.13 内部模式生成
        1. 8.3.13.1 图形选项
        2. 8.3.13.2 颜色模式
        3. 8.3.13.3 视频时序模式
        4. 8.3.13.4 外部时序
        5. 8.3.13.5 图形反转
        6. 8.3.13.6 自动滚动
        7. 8.3.13.7 附加特性
      14. 8.3.14 EMI 降低特性
        1. 8.3.14.1 输入 SSC 容差
    4. 8.4 器件功能模式
      1. 8.4.1 模式选择配置设置 (MODE_SEL[1:0])
      2. 8.4.2 时钟模式
        1. 8.4.2.1 DSI 时钟模式
        2. 8.4.2.2 像素时钟模式
          1. 8.4.2.2.1 DSI 参考时钟模式
          2. 8.4.2.2.2 外部参考时钟模式
          3. 8.4.2.2.3 内部参考时钟
          4. 8.4.2.2.4 独立 2:2 模式的外部参考时钟
      3. 8.4.3 双 DSI 输入模式
        1. 8.4.3.1 DSI 双路运行要求
        2. 8.4.3.2 启用双 DSI 运行
        3. 8.4.3.3 双 DSI 控制和状态
      4. 8.4.4 3D 格式支持（单 DSI 输入）
        1. 8.4.4.1 左/右 3D 格式支持
        2. 8.4.4.2 交替线路 3D 格式支持
        3. 8.4.4.3 交替像素 3D 格式支持
      5. 8.4.5 独立 2:2 模式
        1. 8.4.5.1 独立 2:2 模式的配置
        2. 8.4.5.2 配置独立 2:2 模式的代码示例
        3. 8.4.5.3 91
      6. 8.4.6 FPD-Link III 运行模式
        1. 8.4.6.1 单链路模式
        2. 8.4.6.2 双链路模式
        3. 8.4.6.3 复制模式
        4. 8.4.6.4 分离器模式
          1. 8.4.6.4.1 DSI 对称分离
            1. 8.4.6.4.1.1 对称分离 - 左/右
            2. 8.4.6.4.1.2 对称分离 - 交替像素分离
            3. 8.4.6.4.1.3 对称分离 - 交替线路分离
            4. 8.4.6.4.1.4 101
          2. 8.4.6.4.2 DSI 非对称分离
            1. 8.4.6.4.2.1 非对称分离与裁剪
            2. 8.4.6.4.2.2 非对称分离与 DSI VC-ID
          3. 8.4.6.4.3 分离器运行的配置
    5. 8.5 编程
      1. 8.5.1 串行控制总线
      2. 8.5.2 多主仲裁支持
      3. 8.5.3 有关多主运行的 I2C 限制
      4. 8.5.4 对较新 FPD-Link III 器件的器件寄存器进行多主访问
      5. 8.5.5 对较旧 FPD-Link III 器件的器件寄存器进行多主访问
      6. 8.5.6 有关多主运行的控制通道方向的限制
    6. 8.6 寄存器映射
      1. 8.6.1 主寄存器
      2. 8.6.2 DSI 端口 0 和端口 1 间接寄存器
      3. 8.6.3 模拟间接寄存器
      4. 8.6.4 端口 0 和端口 1 图形发生器间接寄存器
  9. 9 应用和实现
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 高速互连指南
      3. 9.2.3 应用曲线
  10. 10电源相关建议
    1. 10.1 VDD 电源
    2. 10.2 上电和初始化
  11. 11布局
    1. 11.1 布局指南
      1. 11.1.1 接地
      2. 11.1.2 路由 FPD-Link III 信号布线
      3. 11.1.3 路由 DSI 信号布线
    2. 11.2 布局示例
  12. 12器件和文档支持
    1. 12.1 文档支持
      1. 12.1.1 相关文档
    2. 12.2 支持资源
    3. 12.3 商标
    4. 12.4 静电放电警告
    5. 12.5 术语表
  13. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.5 直流电气特征

在建议的工作电压和温度范围内（除非另外说明）
参数测试条件PIN/FREQ。最小值典型值最大值单位
功耗
PT总功率，正常工作单链路，4 通道，DSI 输入，
fDSI_CLK = 630MHz (fPCLK = 210
MHz)，
双链路 FPD-Link III 输出，
线路速率 = 3.675Gbps，
棋盘图形，
RL = 100Ω		VDD11、VDD18、VDDIO800mW
电源电流
IDD电源电流，正常工作单链路，4 通道，DSI 输入，
fDSI_CLK = 630MHz (fPCLK = 210
MHz)，
双链路 FPD-Link III 输出，
线路速率 = 3.675Gbps，
棋盘图形，
RL = 100Ω		VDD11165500mA
VDD182545mA
VDDIO210mA
IDDZ电源电流，关断模式PDB = LVDD11140mA
VDD1815mA
VDDIO4mA
1.8V LVCMOS I/O
VIH高电平输入电压V(VDDIO) = 1.71V 至 1.89VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		0.65 × V(VDDIO)V
VIL低电平输入电压V(VDDIO) = 1.71V 至 1.89V00.35 × V(VDDIO)V
IIH输入高电流VIN = V(VDDIO) = 1.71V 至 1.89V，启用内部下拉0100μA
VIN = V(VDDIO) = 1.71V 至 1.89V，禁用内部下拉GPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		010μA
IIL输入低电流VIN = 0VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		-2020μA
IIN-STRAPStrap 配置引脚输入电流VIN = 0V 或 V(VDDIO) = 1.71V 至 1.89VIDX、MODE_SEL0、MODE_SEL1-11μA
VOH高电平输出电压IOH = –2mA，V(VDDIO) = 1.71V 至 1.89VGPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI, MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、
REM_INTB		V(VDDIO) − 0.45V
VOL低电平输出电压IOL = 2mA，V(VDDIO) = 1.71V 至 1.89V00.45V
IOS输出短路电流VOUT=0V-35mA
IOZTRI-STATE™ 输出电流VOUT = 0V 或 VDDIO，PDB = L−2020μA
3.3V LVCMOS I/O
VIH高电平输入电压V(VDDIO) = 3.0V 至 3.6VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		2.0V(VDDIO)V
VIL低电平输入电压V(VDDIO) = 3.0V 至 3.6V00.8V
IIH高输入电流VIN = V(VDDIO) = 3.0V 至 3.6V，启用内部下拉0180μA
VIN = V(VDDIO) = 3.0V 至 3.6V，禁用内部下拉GPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		25μA
IIL输入低电流VIN = 0VPDB、GPIO0、
GPIO1、GPIO2、
GPIO3、D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI、MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、REFCLK0、REFCLK1		−2020μA
VOH高电平输出电压IOH = –4mA，V(VDDIO) = 3.0V 至 3.6VGPIO0、GPIO1、
GPIO2、GPIO3、
D_GPIO0、
D_GPIO1、
D_GPIO2、
D_GPIO3、
GPIO5_REG、
GPIO6_REG、
GPIO7_REG、
GPIO8_REG、
MOSI, MISO、
SPLK、SS、
I2C_WC、I2S_CLK、
I2S_DA、I2S_DB、
I2S_DC、I2S_DD、
REM_INTB		2.4V(VDDIO)V
VOL低电平输出电压IOL = 4mA，V(VDDIO) = 3.0V 至 3.6V00.4V
IOS输出短路电流VOUT=0V-60mA
IOZTRI-STATE™ 输出电流VOUT = 0V 或 V(VDDIO)，PDB = L−2020μA
开漏输出
VOL输出低电平V(VDDIO) = 3.0V 至 3.6V，IOL = 4mAINTB00.4V
V(VDDIO) = 1.71V 至 1.89V，IOL = 2mA00.45
IOH输出泄漏电流V(VDDIO)−2020μA
串行控制总线 I/O
VIH输入高电平I2C_SCL、I2C_SDA0.7 x V(VDDIO)V(VDDIO)V
VIL输入低电平00.3 x V(VDDIO)V
VHYS输入迟滞50mV
VOL1输出低电平 V(VDDIO) = 3.0V 至 3.6V，IOL  = 3mA标准模式，快速模式00.4V
 V(VDDIO) = 3.0V 至 3.6V，IOL  = 20mA超快速模式00.4V
VOL2输出低电平 V(VDDIO) = 1.71V 至 1.89V，IOL = 2mA快速模式，超快速模式00.2 x V(VDDIO)V
IIH输入电流高电平 VIN = V(VDDIO)-1010μA
IIL输入电流低电平 VIN = 0V-1010μA
CIN输入电容5pF
FPD-LINK III 收发器
VODp-p差分输出电压RL = 100Ω
反向通道被禁用		DOUT0+、DOUT0-、DOUT1+、DOUT1-9001200mVp-p
VOUT单端输出电压RL = 50Ω
禁用反向通道		450600mV
ΔVOD输出电压不平衡RL = 100Ω150mV）
VOS输出失调电压RL = 100Ω550mV
ΔVOS失调电压不平衡RL = 100Ω150mV
IOS输出短路电流FPD-link III 输出 = 0V-20mA
RT端接电阻差分80100120Ω
单端405060Ω
VID-BC差分反向通道输入振幅反向通道数据速率 = 5、10 或 20Mbps170mV
VIN-BC单端反向通道输入振幅170mV
DSI HSRX 接收器
VCMRX(DC)共模电压，HS 接收模式稳定状态稳定状态DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DS0_CLKN,
DSI1_D0P,
DSI1_D0N,
DSI1_D1P,
DSI1_D1N,
DSI1_D2P,
DSI1_D2N,
DSI1_D3P,
DSI1_D3N,
DSI1_CLKP,
DSI1_CLKN		70330mV
VCMRX(DC)共模电压，HS 接收模式稳定状态DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DS0_CLKN,
DSI1_D0P,
DSI1_D0N,
DSI1_D1P,
DSI1_D1N,
DSI1_D2P,
DSI1_D2N,
DSI1_D3P,
DSI1_D3N,
DSI1_CLKP,
DSI1_CLKN		70330mV
VIDTH差分输入高阈值数据速率 ≤ 1.5Gbps70mV
VIDTL差分输入低阈值-70mV
VIH-HS单端输入高电压460mV
VIL-HS单端输入低电平−40mV
VTERM-ENHS 端接使能的单端阈值450mV
ZID差分输入阻抗80100125Ω
DSI LPRX 接收器
VIH-LPLP 逻辑 1 输入电压支持的数据速率 ≤ 1.5Gbps 时适用DSI0_D0P、
DSI0_D0N、
DSI0_D1P、
DSI0_D1N、
DSI0_D2P、
DSI0_D2N、
DSI0_D3P、
DSI0_D3N、
DSI0_CLKP、
DS0_CLKN,
DSI1_D0P,
DSI1_D0N,
DSI1_D1P,
DSI1_D1N,
DSI1_D2P,
DSI1_D2N,
DSI1_D3P,
DSI1_D3N,
DSI1_CLKP,
DSI1_CLKN		880mV
VIL-LPLP 逻辑 0 输入电压未处于 ULP 状态550mV
VHYST输入迟滞25mV