ZHCSXL5 December   2024 AFE5401-EP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  数字特性
    7. 5.7  时序要求：输出接口
    8. 5.8  时序要求：复位
    9. 5.9  时序要求：串行接口运行
    10. 5.10 典型特性
  7. 6 参数测量信息
    1. 6.1 时序要求：在输出串行化模式下
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 低噪声放大器 (LNA)
      2. 7.3.2 可编程增益放大器 (PGA)
      3. 7.3.3 抗混叠滤波器
      4. 7.3.4 模数转换器 (ADC)
      5. 7.3.5 数字增益
      6. 7.3.6 输入时钟分频器
      7. 7.3.7 数据输出串行化
      8. 7.3.8 设置模拟输入的输入共模电压
        1. 7.3.8.1 主要通道
        2. 7.3.8.2 辅助通道
    4. 7.4 器件功能模式
      1. 7.4.1 均衡器模式
      2. 7.4.2 数据输出模式
        1. 7.4.2.1 标头
        2. 7.4.2.2 测试图形模式
      3. 7.4.3 奇偶校验
      4. 7.4.4 待机模式和断电模式
      5. 7.4.5 利用数字滤波改善阻带衰减性能
        1. 7.4.5.1 2 倍抽取率模式
        2. 7.4.5.2 4 倍抽取率模式
      6. 7.4.6 诊断模式
      7. 7.4.7 信号链探头
    5. 7.5 编程
      1. 7.5.1 串行接口
      2. 7.5.2 寄存器初始化
        1. 7.5.2.1 寄存器写入模式
        2. 7.5.2.2 寄存器读取模式
      3. 7.5.3 CMOS 输出接口
        1. 7.5.3.1 同步和触发
    6. 7.6 寄存器映射
      1. 7.6.1 功能寄存器映射
      2. 7.6.2 寄存器说明
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 电源时序控制
      2. 8.3.2 电源去耦
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 修订历史记录
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 社区资源
    4. 10.4 商标
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.6 输入时钟分频器

器件时钟输入通过时钟分频器块传递，该时钟分频器可以对输入时钟进行 1、2、3 或 4 倍分频。该分频时钟 (AFE_CLK) 用于对四个 ADC 输入同时采样。在默认模式下，当 AFE_CLK 频率与输入时钟频率相同时，使用分频因子 1。时钟分频器块可以使用 DIV_EN 寄存器位启用，当启用该位时，AFE_CLK 频率由 CH_OUT_DIS 寄存器位（表 7-7）设置的串行化因子自动确定。也可以通过启用 DIV_FRC 和 DIV_REG 寄存器位来手动指定分频因子。必须注意确保输入时钟频率处于节 5.3中指定的建议工作范围内。

器件复位后，分频器会在 TRIG 引脚上施加的第一个脉冲时复位。当在系统中使用多个器件时，该配置尤其有用，因为此时系统中所有 ADC 的采样时间点必须同步。图 7-5 展示了 TRIG 时序图和各种分频的 AFE_CLK 信号。图 7-6 提供了相对于器件时钟输入的 TRIG 输入建立时间和保持时间。表 7-4、表 7-6 和表 7-5 中分别提供了 DIV_EN 寄存器、DIV_FRD 寄存器和 DIV_REG 寄存器的位设置。

AFE5401-EP 输入时钟分频器图 7-5 输入时钟分频器
AFE5401-EP TRIG CLKIN 建立和保持图 7-6 TRIG CLKIN 建立和保持
表 7-4 DIV_EN 寄存器
DIV_EN说明
0分频器已禁用和旁路
1分频器已启用
表 7-5 DIV_FRC 寄存器
DIV_FRC说明
0输入分频比 = 串行化因子(1)（自动设置）
1输入分频比 = DIV_REG（手动设置）
(1) 分频比根据 CH_OUT_DIS[1:4] 寄存器位自动计算为串行化因子值；请参阅表 7-7。
表 7-6 DIV_REG 寄存器
DIV_REG说明
0分频器已禁用和旁路
12 分频
23 分频
34 分频