ZHCSXL5 December   2024 AFE5401-EP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     引脚功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  数字特性
    7. 5.7  时序要求：输出接口
    8. 5.8  时序要求：复位
    9. 5.9  时序要求：串行接口运行
    10. 5.10 典型特性
  7. 6 参数测量信息
    1. 6.1 时序要求：在输出串行化模式下
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 低噪声放大器 (LNA)
      2. 7.3.2 可编程增益放大器 (PGA)
      3. 7.3.3 抗混叠滤波器
      4. 7.3.4 模数转换器 (ADC)
      5. 7.3.5 数字增益
      6. 7.3.6 输入时钟分频器
      7. 7.3.7 数据输出串行化
      8. 7.3.8 设置模拟输入的输入共模电压
        1. 7.3.8.1 主要通道
        2. 7.3.8.2 辅助通道
    4. 7.4 器件功能模式
      1. 7.4.1 均衡器模式
      2. 7.4.2 数据输出模式
        1. 7.4.2.1 标头
        2. 7.4.2.2 测试图形模式
      3. 7.4.3 奇偶校验
      4. 7.4.4 待机模式和断电模式
      5. 7.4.5 利用数字滤波改善阻带衰减性能
        1. 7.4.5.1 2 倍抽取率模式
        2. 7.4.5.2 4 倍抽取率模式
      6. 7.4.6 诊断模式
      7. 7.4.7 信号链探头
    5. 7.5 编程
      1. 7.5.1 串行接口
      2. 7.5.2 寄存器初始化
        1. 7.5.2.1 寄存器写入模式
        2. 7.5.2.2 寄存器读取模式
      3. 7.5.3 CMOS 输出接口
        1. 7.5.3.1 同步和触发
    6. 7.6 寄存器映射
      1. 7.6.1 功能寄存器映射
      2. 7.6.2 寄存器说明
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 电源时序控制
      2. 8.3.2 电源去耦
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 修订历史记录
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 社区资源
    4. 10.4 商标
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.2 数据输出模式

DSYNC1、DSYNC2、DCLK 和 D[11:0] 的功能通过选择数据输出模式来控制。图 7-11 和图 7-12 展示了 4x 串行化模式下 DSYNC1、DSYNC2、DCLK 和 D[11:0] 输出引脚的功能。TRIG 引脚上的任何事件都会触发 DSYNC1 和 DSYNC2 信号。DSYNC1 周期由 COMP_DSYNC1 寄存器值决定，而 DSYNC2 周期由 SAMPLE_COUNT 寄存器值决定。当 OUT_MODE_EN = 0 时，数据输出是连续的。当 OUT_MODE_EN = 1 时，数据仅在采样阶段处于活动状态。输出引脚使用表 7-12 至表 7-16 中所述的寄存器进行配置。

AFE5401-EP 数据输出时序图（4x 串行化）图 7-11 数据输出时序图（4x 串行化）
AFE5401-EP 数据输出时序图（4x 串行化，启用输入分频器）图 7-12 数据输出时序图（4x 串行化，启用输入分频器）
表 7-12 寄存器功能
寄存器功能
DELAY_COUNT[23:0]从 TRIG 事件开始，采样阶段会延迟 DELAY_COUNT 个 tAFE_CLK 周期
SAMPLE_COUNT[23:0]从 DELAY_PHASE 结束开始，采样阶段持续时间为 SAMPLE_COUNT 个 tAFE_CLK 周期
COMP_DSYNC1[15:0]以 tAFE_CLK 周期数表示的 DSYNC1 周期
表 7-13 DSYNC1_START_LOW 寄存器
DSYNC1_START_LOW说明
0在采样阶段开始时，DSYNC1 为高电平
1在采样阶段开始时，DSYNC1 为低电平
表 7-14 OUT_MODE_EN 寄存器
OUT_MODE_EN说明
0数据始终处于活动状态
1数据在采样阶段处于活动状态
表 7-15 DSYNC_EN 寄存器
DSYNC_EN说明
0禁用 DSYNC 生成
1启用 DSYNC 生成
表 7-16 OUT_BLANK_HIZ 寄存器
OUT_BLANK_HIZ说明
0D[11:0] 在非活动阶段为低电平
1D[11:0] 在非活动阶段为高阻抗


注：

器件中的信号处理块始终处于活动状态，不受输出模式配置设置的控制。

图 7-13 展示了在 3x 串行化且启用输入分频器的情况下 DSYNC1、DSYNC2、DCLK 和 D[11:0] 输出引脚的功能。

AFE5401-EP 数据输出时序（3x 串行化，启用输入分频器）图 7-13 数据输出时序（3x 串行化，启用输入分频器）

表 7-17 中给出了 TRIG 至 DSYNC2 的延迟。

表 7-17 AFE_CLK = 25MHz 时整个串行化模式的 TRIG 至 DSYNC2 延迟
串行化模式TTRIG_DSYNC2_LAT(1)单位
4x230ns
3x230ns
2x240ns
1x250ns
(1) TRIG_DSYNC2_LAT 延迟可能会有 ±8ns 的变化。