ZHCU397A December   2017  – January 2022

 

  1.   说明
  2.   资源
  3.   特性
  4.   应用
  5.   5
  6. 1 系统说明
    1. 1.1 关键系统规格
  7. 2 系统概述
    1. 2.1 方框图
    2. 2.2 系统级说明
    3. 2.3 重点产品
      1. 2.3.1 模拟信号链
        1. 2.3.1.1 LMH5401
        2. 2.3.1.2 LHM6401
        3. 2.3.1.3 BUF802
      2. 2.3.2 时钟
        1. 2.3.2.1 LMK61E2
        2. 2.3.2.2 LMK04828
        3. 2.3.2.3 LMX2594
      3. 2.3.3 功率
        1. 2.3.3.1 TPS82130
        2. 2.3.3.2 TPS7A84
    4. 2.4 系统设计原理
      1. 2.4.1 高速低相位噪声时钟生成
      2. 2.4.2 通道间偏斜
      3. 2.4.3 确定性延迟
        1. 2.4.3.1 确定性延迟的重要性
      4. 2.4.4 模拟前端
      5. 2.4.5 多通道系统电源要求
      6. 2.4.6 硬件编程
  8. 3 电路设计
    1. 3.1 模拟输入前端
      1. 3.1.1 使用 BUF802 的高输入阻抗缓冲器实施
    2. 3.2 高速多通道时钟
    3. 3.3 电源部分
      1. 3.3.1 DC-DC
        1. 3.3.1.1 如何设置 2.1V 输出电压
      2. 3.3.2 LDO
  9. 4 主机接口
  10. 5 硬件功能块
  11. 6 入门应用程序 GUI
  12. 7 测试和结果
    1. 7.1 测试设置和测试计划
    2.     44
    3. 7.2 SNR 测量测试
    4. 7.3 通道间偏斜测量测试
    5. 7.4 性能测试结果
    6. 7.5 多通道偏斜测量
    7. 7.6 49
  13. 8 设计文件
    1. 8.1 原理图
    2. 8.2 物料清单
    3. 8.3 Altium 项目
    4. 8.4 Gerber 文件
    5. 8.5 装配图
  14. 9 软件文件
  15. 10相关文档
    1. 10.1 商标
  16. 11关于作者
    1. 11.1 致谢
  17. 12修订历史记录

2.4.3.1 确定性延迟的重要性

任何需要反馈环路进行数字采集或自动过程控制的系统都对延迟变化很敏感。延迟变化会影响闭环控制系统的相位裕度、增益裕度以及稳定性。如果发生延迟，有可能会因不可避免的增益衰减而降低稳定性和控制质量。

JESD204B 接口满足这些要求并解决了如何在逻辑器件和多个数据转换器之间链路建立确定性延迟。通过使用子类 1 或 2 可以建立此链路。根据子类的不同，JESD 使用 SYSREF 或 SYNC 时序信号作为参考。

ADC12DJ3200 器件具有 JESD204B 接口特性，该特性使用 DEV CLK 和 SYSREF 信号来实现多通道同步和确定性延迟。

子类 1 要求如下：

  • 子类 1 使用外部 SYSREF 信号作为 JESD204B 系统中多个器件的通用时序基准来实现确定性延迟。SYSREF 信号与器件时钟源同步。
  • 为了正确对齐，SYSREF 信号必须满足器件时钟的设置和保持时间要求，并且必须分配给布线长度和信号类型与器件时钟相匹配的每个 TX/RX 器件（请参阅图 2-5）。TX/RX 器件必须相对于输入端的器件时钟，指定 SYSREF 信号的设置和保持时间要求。
    GUID-1619F7D7-FEE6-42A9-B506-6418CAFD42D1-low.gif图 2-5 JESD DEVCLK 和 SYSREF 时序
  • 下一个需满足的要求是器件时钟（采样时钟）和 SYSREF 信号应与所有数据转换器和逻辑器件相对齐。对于所有器件，此相对齐要求布线长度与 DEVCLK 和 SYSREF 信号相匹配。来自多个逻辑器件的 SYNC 信号结合为 AND 逻辑，然后传输到 ADC（请参阅图 2-6）。
    GUID-367CBA26-C894-4B57-AF8C-2E17FBCE937C-low.gif图 2-6 JESD 系统级 DEVCLK、SYSREF 和 SYNC 接口
  • 在 JESD204B 接收器中选择合适的弹性缓冲器释放点，以保证确定性延迟。

TIDA-01022 参考设计满足了这些要求，实现了确定性延迟和最小的通道间偏斜这些要求。有关更多详细信息，请参阅以下资源：JESD204B 确定性延迟。