ZHCSZ22A October 2025 – December 2025 LM5066H
PRODUCTION DATA
“电源正常”指示器引脚 (PGD) 连接至内部 N 沟道 MOSFET 的漏极,该 MOSFET 能够在关断状态下耐受 80V 电压和高达 100V 的瞬态电压。PGD 需要一个外部上拉电阻器来提供适当的电压,以便向下游电路指示状态。PGD 引脚上的关断状态电压可以高于或低于 VIN 和 OUT 处的电压。当 FB 引脚上的电压超过 PGD 阈值电压时,PGD 会切换为高电平。通常情况下,输出电压阈值通过从输出到反馈的电阻分压器进行设置,但受监控的电压不需要是输出电压。只要 FB 引脚上的电压不超过其最大额定值,就可以监测任何其他电压。参考功能方框图,当 FB 引脚上的电压低于其阈值时,FB 上的 20-µA 电流源将被禁用。随着输出电压的增加,使 FB 高于其阈值,将启用电流源,从引脚输出电流,升高 FB 的电压以提供阈值迟滞。当 UVLO/EN 引脚低于其阈值或 OVLO 引脚高于其阈值时,PGD 输出被强制为低电平。可以通过 PMBus 接口在 STATUS_WORD (79h) 或 DIAGNOSTIC_WORD (E1h) 寄存器中读取 PGD 引脚的状态。
当 FB 引脚上的电压上升到高于其阈值时,作用在 PGD 引脚上的内部下拉被禁用,允许 PGD 通过上拉电阻 RPG 上升到 VPGD,如 图 8-7 所示。上拉电压 (VPGD) 可高达 80V,并且可以高于或低于 VIN 和 OUT 处的电压。对于 VPGD,VDD 是一个方便的选择,因为它允许连接至低压逻辑并避免上电期间 PGD 上的毛刺脉冲。如果 PGD 需要延迟,建议的电路如 图 8-8 所示。在 图 8-8(A) 中,电容器 CPG 会增加上升沿的延迟,但不会增加到下降沿的延迟。在 图 8-8(B) 中,上升沿延迟由 RPG1 + RPG2 和 CPG 决定,而下降沿延迟由较少的 RPG2 和 CPG 决定。在 RPG2 (图 8-8(C)) 上添加一个二极管可在两个边沿实现相等的延迟,或在上升沿实现短延迟和在下降沿实现长延迟。
图 8-6 对 PGD 阈值进行编程
图 8-7 电源正常输出
图 8-8 为电源正常输出引脚添加延迟德州仪器 (TI) 建议将 PG 阈值设置为低于最小输入电压 5%,以确保在所有输入电压条件下将 PG 置为有效。对于该示例,目标设定的 PGDH 为 38V,PGDL 为 35V。使用以下公式计算 R5 和 R6:


应选择最接近的可用 1% 电阻器。设置 R5 = 150kΩ 和 R6 = 10.5kΩ。