ZHCAD94B October   2023  – July 2025 MSPM0C1104 , MSPM0C1105 , MSPM0C1106 , MSPM0L1306

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 MSPM0C 硬件设计检查清单
  5. 2 MSPM0C 器件中的电源
    1. 2.1 数字电源
    2. 2.2 模拟电源
    3. 2.3 内置电源和电压基准
    4. 2.4 推荐的电源去耦电路
  6. 3 复位和电源监控器
    1. 3.1 数字电源
    2. 3.2 电源监控器
      1. 3.2.1 上电复位 (POR) 监测器
      2. 3.2.2 欠压复位 (BOR) 监测器
      3. 3.2.3 电源变化期间的 POR 和 BOR 行为
  7. 4 时钟系统
    1. 4.1 内部振荡器
      1. 4.1.1 内部低频振荡器 (LFOSC)
      2. 4.1.2 内部系统振荡器 (SYSOSC)
    2. 4.2 外部振荡器和外部时钟输入
      1. 4.2.1 低频晶体振荡器 (LFXT)
      2. 4.2.2 LFCLK_IN（数字时钟）
      3. 4.2.3 高频晶体振荡器 (HFXT)
      4. 4.2.4 HFCLK_IN（数字时钟）
    3. 4.3 外部时钟输出 (CLK_OUT)
    4. 4.4 频率时钟计数器 (FCC)
  8. 5 调试器
    1. 5.1 调试端口引脚和引脚排列
    2. 5.2 使用标准 JTAG 连接器的调试端口连接
      1. 5.2.1 标准 XDS110
      2. 5.2.2 Lite XDS110（MSPM0 LaunchPad™ 套件）
  9. 6 主要模拟外设
    1. 6.1 ADC 设计注意事项
    2. 6.2 COMP 和 DAC 设计注意事项
  10. 7 主要数字外设
    1. 7.1 计时器资源和设计注意事项
    2. 7.2 UART 和 LIN 资源以及设计注意事项
    3. 7.3 I2C 和 SPI 设计注意事项
  11. 8 GPIO
    1. 8.1 GPIO 输出开关速度和负载电容
    2. 8.2 GPIO 灌电流和拉电流
    3. 8.3 开漏 GPIO 可在没有电平转换器的情况下支持 5V 通信
    4. 8.4 在没有电平转换器的情况下与 1.8V 器件通信
    5. 8.5 未使用引脚连接
  12. 9 布局指南
    1. 9.1 电源布局
    2. 9.2 接地布局注意事项
      1. 9.2.1 什么是接地噪声？
    3. 9.3 布线、过孔和其他 PCB 元件
    4. 9.4 如何选择电路板层和建议堆叠
  13. 10引导加载程序
  14. 11总结
  15. 12参考资料
  16. 13修订历史记录

8.1 GPIO 输出开关速度和负载电容

将 GPIO 用作 I/O 时，必须考虑设计注意事项以确认正确运行。随着负载电容增大，I/O 引脚的上升/下降时间会增加。该电容包括引脚寄生电容（Ci = 5pF（典型值））和电路板走线的影响。I/O 特性可在器件具体的数据表中找到。表 8-1 列出了 MSPM0C1103 和 MSPM0C1104 器件的 I/O 输出频率特性。并列出了 MSPM0C1105 和 MSPM0C1106 器件的 I/O 输出频率特性。

表 8-1 MSPM0C1103 和 MSPM0C1104 GPIO 开关特性
参数 测试条件 最小值 典型值 最大值 单位
fmax 端口输出频率 SDIO VDD ≥ 1.71V，CL = 20pF 24 MHz
ODIO VDD ≥ 1.71V，FM+，CL = 20pF 至 100pF 1
tr，tf 输出上升或下降时间 除 ODIO 以外的所有输出端口 VDD ≥ 1.71V 0.3* fmax s
tf 输出下降时间 ODIO VDD ≥ 1.71V，FM+，CL= 20pF 至 100pF 20 × VDD / 5.5 120 ns
表 8-2 MSPM0C1105 和 MSPM0C1106 GPIO 开关特性
参数 测试条件 最小值 典型值 最大值 单位
fmax 端口输出频率 SDIO VDD ≥ 1.71V，CL= 20pF 16 MHz
VDD ≥ 2.7V，CL= 20pF 32
ODIO VDD ≥ 1.71V，FM+，CL= 20pF - 100pF 1
tr，tf 输出上升/下降时间 SDIO VDD ≥ 1.71V，CL= 20pF 3.5 ns
SDIO VDD ≥ 2.7V，CL= 20pF 6.6 ns
tf 输出下降时间 ODIO VDD ≥ 1.71V，FM+，CL= 20pF-100pF 120 ns
注：
  • 在指定的翻转频率下，输出电压至少达到 VCC 的 10% 和 90%。
  • 开漏 I/O 的输出上升时间由上拉电阻和负载电容决定。