ZHCAD94B October   2023  – July 2025 MSPM0C1104 , MSPM0C1105 , MSPM0C1106 , MSPM0L1306

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 MSPM0C 硬件设计检查清单
  5. 2 MSPM0C 器件中的电源
    1. 2.1 数字电源
    2. 2.2 模拟电源
    3. 2.3 内置电源和电压基准
    4. 2.4 推荐的电源去耦电路
  6. 3 复位和电源监控器
    1. 3.1 数字电源
    2. 3.2 电源监控器
      1. 3.2.1 上电复位 (POR) 监测器
      2. 3.2.2 欠压复位 (BOR) 监测器
      3. 3.2.3 电源变化期间的 POR 和 BOR 行为
  7. 4 时钟系统
    1. 4.1 内部振荡器
      1. 4.1.1 内部低频振荡器 (LFOSC)
      2. 4.1.2 内部系统振荡器 (SYSOSC)
    2. 4.2 外部振荡器和外部时钟输入
      1. 4.2.1 低频晶体振荡器 (LFXT)
      2. 4.2.2 LFCLK_IN（数字时钟）
      3. 4.2.3 高频晶体振荡器 (HFXT)
      4. 4.2.4 HFCLK_IN（数字时钟）
    3. 4.3 外部时钟输出 (CLK_OUT)
    4. 4.4 频率时钟计数器 (FCC)
  8. 5 调试器
    1. 5.1 调试端口引脚和引脚排列
    2. 5.2 使用标准 JTAG 连接器的调试端口连接
      1. 5.2.1 标准 XDS110
      2. 5.2.2 Lite XDS110（MSPM0 LaunchPad™ 套件）
  9. 6 主要模拟外设
    1. 6.1 ADC 设计注意事项
    2. 6.2 COMP 和 DAC 设计注意事项
  10. 7 主要数字外设
    1. 7.1 计时器资源和设计注意事项
    2. 7.2 UART 和 LIN 资源以及设计注意事项
    3. 7.3 I2C 和 SPI 设计注意事项
  11. 8 GPIO
    1. 8.1 GPIO 输出开关速度和负载电容
    2. 8.2 GPIO 灌电流和拉电流
    3. 8.3 开漏 GPIO 可在没有电平转换器的情况下支持 5V 通信
    4. 8.4 在没有电平转换器的情况下与 1.8V 器件通信
    5. 8.5 未使用引脚连接
  12. 9 布局指南
    1. 9.1 电源布局
    2. 9.2 接地布局注意事项
      1. 9.2.1 什么是接地噪声？
    3. 9.3 布线、过孔和其他 PCB 元件
    4. 9.4 如何选择电路板层和建议堆叠
  13. 10引导加载程序
  14. 11总结
  15. 12参考资料
  16. 13修订历史记录

1 MSPM0C 硬件设计检查清单

表 1-1 描述了 MSPM0C 硬件设计过程中需要检查的主信号。以下各节提供了更多详细信息。

表 1-1 MSPM0C 硬件设计检查清单
引脚(1) 说明 要求
VDD 电源正极引脚 在 VDD 和 VSS 之间放置 10μF 和 100nF 电容器，并使这些器件靠近 VDD 和 VSS。
VSS 电源负极引脚
NRST 复位引脚 连接一个外部 47kΩ 上拉电阻和一个 10nF 下拉电容。
VREF+(2) 用于外部基准输入的电压基准电源 当使用 VREF+ 和 VREF- 为 ADC 等模拟外设提供外部电压基准时，必须在 VREF+ 与 VREF-/GND 之间放置一个去耦电容，该电容基于外部基准源。如果未使用外部电压基准，则可以保持开路。
VREF-(2) 用于外部基准输入的电压基准接地电源
SWCLK 来自调试探针的串行线时钟 内部下拉到 VSS，不需要任何外部器件。
SWDIO 双向（共享）串行线数据 内部上拉到 VDD，不需要任何外部器件。
PA0、PA1 开漏 I/O 输出高电平所需的上拉电阻
PA18(2) 默认 BSL 调用引脚 保持下拉状态，以避免在复位后进入 BSL 模式。（BSL 调用引脚可以重新映射。）
PAx（不包括 PA0、PA1） 通用 I/O 将相应的引脚功能设置为 GPIO (PINCMx.PF = 0x1) 并使用内部上拉或下拉电阻器将未使用的引脚配置为输出低电平或输入。
(1) 对于具有与通用 I/O 共享的功能的任何未使用引脚，请按照节 8.5进行操作。
(2) 仅 MSPM0C1105 和 MSPM0C1106 支持外部基准输入，而 MSPM0C1103 和 MSPM0C1104 仅支持内部基准。仅 MSPM0C1105和 MSPM0C1106 具有默认 BSL 调用引脚，而 MSPM0C1103 和 MSPM0C1104 没有默认 BSL 调用引脚。

TI 建议将 10μF 和 0.1nF 的低 ESR 陶瓷去耦电容组合连接至 VDD 和 VSS 引脚。可以使用值更大的电容，但可能会影响电源轨斜升时间。去耦电容必须尽可能靠近去耦的引脚（几毫米范围内）。

NRST 复位引脚需要连接一个外部 47kΩ 上拉电阻器和一个 10nF 下拉电容器。

对于支持外部晶振的 MSPM0C1105 和 MSPM0C1106，在使用外部晶振时，需要为晶体振荡器引脚使用外部旁路电容。

对于 5V 容限开漏 (ODIO)，如果使用 ODIO，则需要一个上拉电阻来输出内部集成电路 (I2C) 和通用异步接收器/发送器 (UART) 功能所需的高电平。

MSPM0C 典型应用原理图图 1-1 MSPM0C 典型应用原理图