ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

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  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

2.1 LPDDR4 简介

LPDDR4 是受 JEDEC 标准 JESD209-4（低功耗双倍数据速率 4 (LPDDR4)）约束的 SDRAM 器件规范。该标准通过实现较低电压的 I/O 电源轨、在命令/地址总线上采用 ODT 以及减少命令/地址总线的整体宽度等特性，致力于降低功耗并提高信号完整性。与其他 DDR 类型不同，LPDDR4 由 2 个 16 位通道组成。ECC 获得了内联支持，因此不需要专门用于 ECC 的 SDRAM。

LPDDR4X 是 LPDDR4 的变体，其不同之处在于可通过将 I/O 电压从 1.1V 降至 0.6V 来进一步节省功耗。LPDDR4 和 LPDDR4X 可能采用不同的封装和/或具有不同的密度（超出本文档的讨论范围）。当前不支持 LPDDR4X。一旦收集到更多的验证成果和数据，可能会在将来添加支持。

LPDDR4 器件的最大支持行数为 17 行。JEDEC 标准于 2020 年获得批准，并将最大行数从 17 行 增加到 18 行。因此，不支持某些使用字节模式芯片并需要 18 行位的高密度器件。

LPDDR4 接口支持 ECC。与传统的需要专用存储器引脚和器件的 ECC 接口不同，ECC 获得了内联支持。由于ECC 数据与非 ECC 数据一起存储，ECC 对系统的影响在于接口带宽和整体存储器密度。

为了增加存储器带宽，某些器件可能支持多个 LPDDR 接口。对于这些器件，LPDDR 接口（DDRSS0、DDRSS1、DDRSS2 等）应始终按递增顺序使用。例如，如果使用单个 LPDDR 元件，则应将其连接到 DDR0_* 接口。如果使用两个 LPDDR 元件，则应将它们连接到 DDR0_* 和 DDR1_* 接口。三个接口应使用 DDR0_*、DDR1_*、DDR2_*。

以下各节详细介绍了 LPDDR4 接口的布线规格和布局指南。