ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

  1.   1
  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

1.1 支持的电路板设计

为了实现 LPDDR4 接口的高频目标，需要优化 PCB 实现。TI 强烈建议客户设计完全复制 TI LPDDR4 EVM PCB 布局，包括每个细节（PCB 材料、布线、间距、带背钻的过孔等），以便完全实现指定的接口频率/数据速率。如果设计没有或无法复制 TI 解决方案，则仍应在开始使用或参照 TI 的 EVM。根据做出的任何折衷，客户设计可能需要限制接口频率/数据速率。

本文档旨在定义一组布局、布线及仿真规则，使设计人员能够针对 TI 支持的拓扑成功实施稳健的设计。PCB 设计还需进行仿真，以确保达到设计目标。TI 将限制对未根据本文档规定的步骤进行设计和仿真的电路板的调试/支持。不遵循 TI EVM 实现和/或没有有效仿真结果的系统可能需要以降低的 DDR 频率运行。

本文档还提供了参考眼图模板，为验证仿真结果提供指导。我们仍然希望 PCB 的设计工作（设计、布局布线和制造）由知识渊博的高速 PCB 设计人员执行和审查。经验丰富的设计人员可以直观地检测出诸如信号穿过参考平面上的裂缝时出现的阻抗不连续等问题。

TI 仅支持遵循本文档中指南的电路板设计。这些指南是基于众所周知的在实心参考平面上布线的铜线的传输线特性。不可因 PCB 空间不足而违背布线指南。TI 将限制对未根据本文档规定的步骤进行仿真的设计的调试/支持。