ZHCAAN8E september 2022 – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1
通过连接 SOC IBIS 模型、电路板模型、电源、DRAM 封装模型和 DRAM IBIS 模型,在仿真器中建立系统级原理图。图 3-2所示为典型的系统级 DDR 原理图。
在建立系统原理图时,请注意 DRAM 配置(封装中的芯片数量、列数和通道数)。
请注意,DRAM 配置可能还包括片上去耦电路。
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* 针对 J7ES(DIE_VDDS_DDR 至 VSS)的片上去耦电路
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* 注:
* 包含对所有 DDR 信号进行片上去耦
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* 此子电路应添加到 J7ES IBIS 模型的
* DIE_VDDS_DDR 和 VSS 引脚之间
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* x_decouple DIE_VDDS_DDR vss_die J7ES_ondie_decoupling_alldq
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.SUBCKTJ7ES_ondie_decoupling_alldq DIE_VDDS_DDR vss_die
Cvddq_c DIE_VDDS_DDR DIE_VDDS_DDR_c 2105.86e-12
Rvddq_c vss_die DIE_VDDS_DDR_c 43e-3
.ENDS