ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

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  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

2.12 数据组拓扑

对于 LPDDR4 的实现，数据线拓扑始终是点对点的，并被分成四个不同的字节通道。建议在布线期间尽量减少层转换。如果必须进行某个层转换，则最好转换到使用相同参考平面的层。如果无法满足这一点，则确保附近有接地过孔，以允许返回电流在参考平面之间转换。目标是为返回电流提供低电感路径。为了优化偏差匹配，TI 建议在一个层上对单个数据布线组内的所有网进行布线，该组中的所有网都具有完全相同的过孔数量和相同的过孔套管长度。

DQSP 和 DQSN 线是作为一个差分对进行布线的点对点信号。图 2-9 显示了 DQSP/N 连接拓扑。

GUID-1C98F700-D150-4801-9451-75C26B5E0104-low.gif图 2-9 LPDDR4 DQS 拓扑

DQ 和 DM 线是作为单端进行布线的点对点信号。图 2-10 显示了 DQ 和 DM 连接拓扑。

GUID-60D6479A-9A37-4566-97C5-B32DEA5F5C2F-low.gif图 2-10 LPDDR4 DQ/DM 拓扑

在数据组拓扑网上不允许存在残桩或终端。所有测试和探头接入点必须排成一条直线，不得有任何分支或残桩。