ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

  1.   1
  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

1.4.1 大容量旁路电容器

需要使用大容量旁路电容器以实现 DDR SDRAM 和其他电路的中速旁路。表 1-2 包含所需大容量旁路电容器的最小数量和最小电容。表 1-2 仅满足 SoC 的 DDR PHY 的旁路需求。其他电路可能需要额外的大容量旁路电容。有关 SDRAM 器件的任何其他去耦要求，请参阅制造商的数据表

表 1-2 大容量旁路电容器
数量参数最小值最大值单位
1VDDS_DDR 大容量旁路电容器数量(1)1 (2)器件
2VDDS_DDR 大容量旁路总电容10 (2)µF
3VDDS_DDR_BIAS 旁路电容器数量(1)1 (2)器件
4VDDS_DDR_BIAS 大容量旁路总电容10 (2)µF
(1) 应将这些器件放置在其要绕过的器件附近，但应优先放置高速 (HS) 旁路电容器和 DDR 信号线路。
(2) 本指南中的电容器建议仅反映该处理器的需求。有关如何适当放置存储器器件自身的去耦电容器，请参阅存储器件供应商的指南。