ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

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  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

3.4 时域反射法 (TDR) 分析

许多设计修正旨在保持一致的布线阻抗，因此时域反射法 (TDR) 分析是用于评估设计质量的一种重要分析方法。下面绘制了布线阻抗与布线长度之间的函数关系，如图 3-1 所示。

GUID-77230ABE-F812-4C65-A171-DC9CCFB5C136-low.png图 3-1 阻抗不匹配的 TDR 图示例

如图 3-1 所示，TDR 图突出显示了布线中从一端到另一端的阻抗不连续性。此方法依赖于来自布线远端的反射波形。由于存在往返时间，图中对应于布线中特定点的延迟实际上相当于该点到源的距离的 2 倍。在评估阻抗不连续性的原因时需要考虑到这一点。

可通过读取由提取工具生成的 S 参数模型并在“时域”模式下对其进行评估来生成 TDR 图。HyperLynx 等标准 EDA 仿真器可以执行此功能。建议优化设计，使其与标称布线阻抗的偏差处于 ±5% 以内。

TDR 图不是通过/失败测试，而是侧重于为检查设计是否有合理机会实现所需性能提供指南。