ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

  1.   1
  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

3.1 电路板模型提取

下列板级提取指导原则适用于任何 EDA 提取工具，而非特定的工具。在完成检验标准模型提取之后，务必立即执行节 3.2至节 3.4中概述的步骤。运行 IBIS 仿真之前，应执行这些步骤来检查设计。

  1. 对于 DDR 提取，应在 3D-EM 求解器中同时提取电源（VDDS_DDR/VDDQ 和 VDDS_DDR_BIAS/VDDQX）和信号网。对于串行器/解串器提取，不需要电源，因为仅对信号完整性进行仿真
  2. 使用宽带模型。建议提取频率范围为直流到至少 6 倍的奈奎斯特频率（例如，对于 LPDDR4-4266，提取模型的频率上限至少为 12.8GHz)。
  3. 检查电路板堆叠，以获取准确的层厚度和材料特性。
    1. 建议使用 Djordjevic-Sarkar 模型进行电介质材料定义。
  4. 对堆叠中所有层的信号布线使用准确的蚀刻剖面和表面粗糙度。
  5. 如果在提取之前切断电路板布局布线（以减少仿真时间），请在离信号和电源网至少 0.25 英寸的位置定义切断边界。
  6. 检查过孔焊盘定义。
    1. 确保信号过孔上非功能性内层焊盘的建模方式与其制造方式相同。
    2. TI 不建议在信号过孔上使用这些非功能性内层焊盘。
  7. 使用 Spice/S 参数模型（供应商通常会提供）对系统内的所有无源器件进行建模