ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

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  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

1.3 PCB 堆叠

典型的 DDR 接口布线堆叠方式为十层堆叠。不过，这只能在所含布线空间具有较大禁止区域的电路板上完成。如果出现以下情况，则需要使用额外的层：

  • DDR 接口的 PCB 布局区域受到限制，从而限制了可用于传播信号的区域以更大限度减少串扰。
  • 其他电路必须存在于同一区域中，但位于与 DDR 布线隔开的层上。
  • 需要额外的平面层来增强电源布线或改善 EMI 屏蔽效果。

相对密集的电路板设计可能需要更多层才能正确实现 DDR 布线，从而满足所有规则。

所有 DDR 信号都必须在一个实心 VSS 参考平面附近布线。当 DDR 布线区域中存在多个 VSS 参考平面时，必须在过孔将信号传输到不同 VSS 参考平面之处的附近实现缝合过孔。这是维持低电感返回电流路径所必需的。

强烈建议将所有 DDR 信号布置为为带状线。某些 PCB 堆叠在 2 个相邻的层上实现了信号布线。不建议这样做，因为这会导致与相邻层上的另一条布线平行的任何布线上发生串扰，即使距离很短也会如此。建议将 LPDDR4 信号布线到更靠近堆叠内 SoC 的 PCB 层上，从而缩短信号通过过孔的传输时间。离 SoC 越远的 PCB 层通过过孔的行程时间将越长，这会增加过孔之间的耦合。信号耦合和过孔耦合都会导致更小的时序裕量。

请注意，过孔长度越短，过孔残桩可能越长（如果使用标准钻孔），因此也要加以考虑。可以进行仿真以确定过孔残桩长度是否会产生问题。

PCB 材料是另一个重要的考虑因素。根据设计规格，可能需要使用更高频率的材料，例如 ISOLA I-Speed 或等效/更好的材料，以实现最高数据速率 (4266Mbps)。标准 FR4 产品如370HR 可用于较低的数据速率。在特定情况下，这对于更高的数据速率来说也足够了。

表 1-1 PCB 堆叠规格
编号 参数(6) 最小值 典型值 最大值 单位
PS1 PCB 布线加平面层 10
PS2 信号布线层 6
PS3 DDR 布线区域下的完整 VSS 参考层 (1) 1
PS4 DDR 布线区域下的完整 VDDS_DDR 电源参考层 (1) 1
PS5 DDR 布线区域内允许的参考平面切口数 (2) 0
PS6 DDR 布线层和参考平面之间的层数 (3) 0
PS7 PCB 布线特征尺寸 4 Mils
PS8 PCB 迹线宽度 (w) 4 Mils
PS9 点对点单端阻抗 40 Ω
PS10 点对点差分阻抗 80 Ω
PS11 T 分支单端阻抗 (5) 35/70 Ω
PS12 T 分支差分阻抗 (5) 70/140 Ω
PS13 阻抗控制 (4) Z-10% Z Z+10% Ω
(1) 接地参考层优于电源参考层。返回信号过孔需要靠近层转换。
(2) 在 DDR 布线区域内，任何布线都不应穿过参考平面切口。高速信号迹线穿过参考平面切口会产生很大的返回电流路径，这会导致过多的串扰和 EMI 辐射。请注意过孔反焊盘引起的参考平面空隙，因为它们也会导致返回电流路径的不连续性。
(3) 参考平面应与信号层直接相邻，以更大限度减小返回电流回路尺寸。
(4) Z 是PS9-PS12指定的PCB的标称单端或差分阻抗。
(5) 平衡 T 布线（也称为 T 分支布线）是从源到多个端点的分离布线。分离布线的目标阻抗应为非分支阻抗的 2 倍。请参阅布线拓扑。
(6) 这些规格将用作设计的起点。建议对每个设计进行提取和仿真，以确保满足所有要求。