ZHCAAN8E september   2022  – may 2023 AM68 , AM68A , AM69 , AM69A , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4VM , TDA4VM-Q1

 

  1.   1
  2.   Jacinto 7 LPDDR4 电路板设计和布局指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

3.6.4 仿真结果

为 LPDDR4 接口提供了 10 层设计的仿真结果。必须满足这些仿真目标，以确保设计将在所需的性能水平上运行。

需要在 DRAM 引脚/BGA 上验证 CA 仿真。其中包括：

  • 高/低电平下的最小回铃裕量 (JEDEC)
  • Vix_CK 比率 (JEDEC)
  • 与眼图模板相关的抖动/噪声容限 (JEDEC)
  • 峰-峰值电源噪声
GUID-8E95677C-C4AF-404F-AD97-978935B297A5-low.gif图 3-11 CA 的 LPDDR4 仿真结果

需要在 DRAM BGA 引脚和 DRAM 焊盘上验证数据写入仿真。其中包括：

  • 高/低电平下的最小回铃裕量 (JEDEC)
  • Vix_CK 比率 (JEDEC)
  • 与眼图模板相关的抖动/噪声容限 (JEDEC)
  • 峰-峰值电源噪声
GUID-67253AC0-178C-49F7-A2AA-0343681DAFB3-low.png图 3-12 写入的 LPDDR4 仿真结果

需要在 SOC 上验证数据读取仿真。其中包括：

  • 高/低电平下的最小回铃裕量
  • 与眼图模板相关的抖动/噪声容限
  • 峰-峰值电源噪声
GUID-93B19ECF-73CE-4A1C-8435-ECA411789BBC-low.png图 3-13 读取的 LPDDR4 仿真结果

读取的仿真结果包含两组数据，即黑色数据和绿色数据。黑色数据表示设计失败，因为几个字节未能满足眼图裕量。绿色数据是同一设计的仿真结果，但对过孔残桩应用了背钻。