ZHCSY91 May   2025 LMK5C23208A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序图
    7. 6.7 典型特性
  8. 7 参数测量信息
    1. 7.1 差分电压测量术语
    2. 7.2 输出时钟测试配置
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
      1. 8.2.1 PLL 架构概述
      2. 8.2.2 DPLL
        1. 8.2.2.1 独立 DPLL 运行模式
        2. 8.2.2.2 级联 DPLL 运行模式
        3. 8.2.2.3 APLL 与 DPLL 级联
      3. 8.2.3 仅 APLL 模式
    3. 8.3 特性说明
      1. 8.3.1  振荡器输入 (XO)
      2. 8.3.2  基准输入
      3. 8.3.3  时钟输入连接和端接
      4. 8.3.4  基准输入多路复用器选择
        1. 8.3.4.1 自动输入选择
        2. 8.3.4.2 手动输入选择
      5. 8.3.5  无中断切换
        1. 8.3.5.1 涉及相位抵消的无中断切换
        2. 8.3.5.2 涉及相位转换控制的无中断切换
        3. 8.3.5.3 涉及 1PPS 输入的无中断切换
      6. 8.3.6  基准输入上的间隙时钟支持
      7. 8.3.7  输入时钟和 PLL 监控、状态和中断
        1. 8.3.7.1 XO 输入监控
        2. 8.3.7.2 基准输入监控
          1. 8.3.7.2.1 基准验证计时器
          2. 8.3.7.2.2 频率监控
          3. 8.3.7.2.3 漏脉冲监控器（后期检测）
          4. 8.3.7.2.4 矮脉冲监控器（早期检测）
          5. 8.3.7.2.5 1PPS 输入的相位有效监控器
        3. 8.3.7.3 PLL 锁定检测器
        4. 8.3.7.4 调优字历史记录
        5. 8.3.7.5 状态输出
        6. 8.3.7.6 中断
      8. 8.3.8  PLL 关系
        1. 8.3.8.1  PLL 频率关系
          1. 8.3.8.1.1 APLL 相位频率检测器 (PFD) 和电荷泵
          2. 8.3.8.1.2 APLL VCO 频率
          3. 8.3.8.1.3 DPLL TDC 频率
          4. 8.3.8.1.4 DPLL VCO 频率
          5. 8.3.8.1.5 时钟输出频率
        2. 8.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 8.3.8.3  APLL 参考路径
          1. 8.3.8.3.1 APLL XO 倍频器
          2. 8.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 8.3.8.4  APLL 反馈分频器路径
          1. 8.3.8.4.1 具有 Σ-Δ 调制器 (SDM) 的 APLL N 分频器
        5. 8.3.8.5  APLL 环路滤波器（LF1、LF2）
        6. 8.3.8.6  APLL 压控振荡器（VCO1、VCO2）
          1. 8.3.8.6.1 VCO 校准
        7. 8.3.8.7  APLL VCO 时钟分配路径
        8. 8.3.8.8  DPLL 基准 (R) 分频器路径
        9. 8.3.8.9  DPLL 时间数字转换器 (TDC)
        10. 8.3.8.10 DPLL 环路滤波器 (DLF)
        11. 8.3.8.11 DPLL 反馈 (FB) 分频器路径
      9. 8.3.9  输出时钟分配
      10. 8.3.10 输出源多路复用器
      11. 8.3.11 输出通道多路复用器
      12. 8.3.12 输出分频器 (OD)
      13. 8.3.13 SYSREF/1PPS 输出
      14. 8.3.14 输出延迟
      15. 8.3.15 时钟输出驱动器
        1. 8.3.15.1 差分输出
        2. 8.3.15.2 LVCMOS 输出
      16. 8.3.16 时钟输出连接和端接
      17. 8.3.17 无毛刺输出时钟启动
      18. 8.3.18 LOL 期间输出自动静音
      19. 8.3.19 输出同步 (SYNC)
      20. 8.3.20 零延迟模式 (ZDM)
      21. 8.3.21 DPLL 可编程相位延迟
      22. 8.3.22 历时计数器 (TEC)
        1. 8.3.22.1 配置 TEC 功能
        2. 8.3.22.2 SPI 作为触发源
        3. 8.3.22.3 GPIO 引脚作为 TEC 触发源
          1. 8.3.22.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 8.3.22.4 TEC 时序
        5. 8.3.22.5 其他 TEC 行为
    4. 8.4 器件功能模式
      1. 8.4.1 DPLL 运行状态
        1. 8.4.1.1 自由运行
        2. 8.4.1.2 锁定获取
        3. 8.4.1.3 DPLL 被锁定
        4. 8.4.1.4 保持
      2. 8.4.2 数控振荡器 (DCO) 频率和相位调整
        1. 8.4.2.1 DPLL DCO 控制
        2. 8.4.2.2 DPLL DCO 相对调整频率步长
        3. 8.4.2.3 APLL DCO 频率步长
      3. 8.4.3 APLL 频率控制
      4. 8.4.4 器件启动
        1. 8.4.4.1 器件上电复位 (POR)
        2. 8.4.4.2 PLL 启动序列
        3. 8.4.4.3 寄存器配置的启动选项
        4. 8.4.4.4 GPIO1 和 SCS_ADD 功能
        5. 8.4.4.5 ROM 页选择
        6. 8.4.4.6 ROM 详细说明
        7. 8.4.4.7 EEPROM 覆盖层
    5. 8.5 编程
      1. 8.5.1 存储器概述
      2. 8.5.2 接口和控制
        1. 8.5.2.1 通过 TICS Pro 进行编程
        2. 8.5.2.2 SPI 串行接口
        3. 8.5.2.3 I2C 串行接口
      3. 8.5.3 通用寄存器编程序列
      4. 8.5.4 EEPROM 编程步骤
        1. 8.5.4.1 SRAM 编程方法概述
        2. 8.5.4.2 使用寄存器提交方法进行 EEPROM 编程
        3. 8.5.4.3 使用直接写入方法或混合方法进行 EEPROM 编程
        4. 8.5.4.4 I2C 地址和 EEPROM 修订版本号的五个 MSB
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 器件启动序列
      2. 9.1.2 断电 (PD#) 引脚
      3. 9.1.3 通过自举引脚进行启动
      4. 9.1.4 引脚状态
      5. 9.1.5 ROM 和 EEPROM
      6. 9.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 9.1.6.1 上电复位 (POR) 电路
        2. 9.1.6.2 从单电源轨上电
        3. 9.1.6.3 从双电源轨上电
        4. 9.1.6.4 非单调或缓慢上电电源斜坡
      7. 9.1.7 XO 启动缓慢或延迟
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 最佳设计实践
    4. 9.4 电源相关建议
      1. 9.4.1 电源旁路
    5. 9.5 布局
      1. 9.5.1 布局指南
      2. 9.5.2 布局示例
      3. 9.5.3 热可靠性
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 开发支持
        1. 10.1.1.1 时钟树架构编程软件
        2. 10.1.1.2 德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
        3. 10.1.1.3 PLLatinum™ 仿真工具
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 机械数据
    2.     封装信息
    3. 12.2 卷带包装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3.8.11 DPLL 反馈 (FB) 分频器路径

DPLL 反馈路径有一个可编程预分频器（33 位，1 至 233 – 1）和一个分数反馈 (FB) 分频器。可编程 DPLL FB 分频器包括 33 位整数部分 (INT)、40 位分子部分 (NUM) 和 40 位分母部分 (DEN)。DPLL FB 分频器总值为：FBDPLL = INT + NUM / DEN。

在 DPLL 模式下，TDC 频率和总 DPLL 反馈分频器和预分频器决定了 VCO 频率。请参阅 DPLL VCO 频率，了解如何计算 VCO 频率。